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  1. clock_gyc_system

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  2. 基于用户自定义模块的实时时钟的设计;Qsys硬件设计;-Custom real-time clock module-based design Qsys hardware design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-11
    • 文件大小:18.02mb
    • 提供者:程序猿
  1. display

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  2. vivado 7-BCD 数字显示代码。可显示4位十进制数字。输入二进制位数可自行修改。-vivado 7-BCD Digital display code。It can display four decimal digits. Enter the number of bits to modify.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.55kb
    • 提供者:汪汉森
  1. DDS

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  2. DDS信号源实例,采用Quartus II开发环境-DDS signal source instance using Quartus II development environment
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:972.3kb
    • 提供者:
  1. SensorTemperatura

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  2. Temperature sensor of a FPGA nexys 4 on verilog languaje
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:334.16kb
    • 提供者:Andruans
  1. src

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  2. 基于VHDL的4*4矩阵按键识别,按键与LED相对应,每按一个按键,对应LED亮一次。-Corresponding VHDL-based 4* 4 matrix identification keys, buttons and LED, each press of a button, the corresponding LED lights up again.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:4.58kb
    • 提供者:黄星
  1. dds_generater

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  2. 波形发生器,可以生成正弦波、三角波、方波、锯齿波;可以选择输出频率和幅度,基于DDS设计,verilog和QuartusII开发-Waveform generator can generate sine, triangle, square wave, sawtooth wave you can the output frequency and amplitude, DDS-based design, verilog and development QuartusII
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-20
    • 文件大小:4.92mb
    • 提供者:zhang
  1. project-main-doc

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  2. The name of the project is “RUN LENGTH ENCOADING”. In this project transmit the data use different compression Techniques. In these Techniques input date is to be encoded. By use the techniques the input data is to be compress .In this project it is
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:203.32kb
    • 提供者:gowtham
  1. Runlength-Data-Compression

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  2. The name of the project is “RUN LENGTH ENCOADING”. In this project transmit the data use different compression Techniques. In these Techniques input date is to be encoded. By use the techniques the input data is to be compress .In this project it is
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:203.33kb
    • 提供者:gowtham
  1. code

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  2. 实现了智能小车的行走功能,能够行走一个正方形后停止-Realized the smart car is the walking function, able to walk a square stop
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-22
    • 文件大小:5.98mb
    • 提供者:周伟明
  1. 数电实验——状态机

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  2. 为自己设计一个简易机器人管家,机器人功能可自行设计。 如:早上八点,停止充电,机器人醒来;白天九点以后,如果不下雨,则开窗通风,下雨则不开窗。白天四点以后检查窗户,如果窗户是开着的,那么则把窗户关上。晚上九点以后进入充电模式。
  3. 所属分类:VHDL编程

  1. Gameone

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  2. 此秒表有两个按键(reset, start)按下reset键后,秒表清零,按下start键后,开始计时, 再次按下start键后, 停止计时, 用FPGA开发板上的两个七段数码管显示时间(以秒为单位),计时由0 到 59 循环。 高级要求(可选):实现基本要求的前提下,增加一个按键(select),用于轮流切换两个七段数码管分别显示百分之一秒,秒,分钟。 规格说明: 1.通过按下reset键(异步复位),将秒表清零,准备计时,等检测到start键按下并松开后,开始计时 。如果再次检测
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-13
    • 文件大小:2.66mb
    • 提供者:XiaoLiuMang
  1. Adder

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  2. This a 31-bit pipelined adder running at 316.46 MHz and uses 125 LEs.-This is a 31-bit pipelined adder running at 316.46 MHz and uses 125 LEs.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:213.38kb
    • 提供者:hooman hematkhah
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