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  1. mutex_3to8_VHDLproject

    0下载:
  2. 常用的VHDL模块,适合VHDL入门者,本系列一共包含六个VHDL模块,本模块是3-8译码器(mutex_3to8) 1.算术逻辑单元(alu_1706),实现算术逻辑运算 2.CPU寄存器组(cpu_register),实现四个通用寄存器(具有读写功能),一个PC寄存器(清零,置数,加一计数,减一计数,工作使能)。 3.全加器(full_adder) 4.半加器(half_adder) 5.3-8译码器(mutex_3to8) 6.计算机运算器(S6)实现运算器相关功能
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.73mb
    • 提供者:xiaobei
  1. S6_VHDLproject

    0下载:
  2. 常用的VHDL模块,适合VHDL入门者,本系列一共包含六个VHDL模块,本模块是计算机运算器模块(S6)实现运算器相关功能 1.算术逻辑单元(alu_1706),实现算术逻辑运算 2.CPU寄存器组(cpu_register),实现四个通用寄存器(具有读写功能),一个PC寄存器(清零,置数,加一计数,减一计数,工作使能)。 3.全加器(full_adder) 4.半加器(half_adder) 5.3-8译码器(mutex_3to8) 6.计算机运算器(S6)实现运算器相
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-13
    • 文件大小:2.45mb
    • 提供者:xiaobei
  1. PIE

    0下载:
  2. PIE DECDODER decotes pulse interval encoding dignal of RFID tags. OUTPUT is serial bits and parallel register (128 width).
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:5.37kb
    • 提供者:harvanek
  1. crc16

    0下载:
  2. CRC 16 endcoder/ decoder. The source includes two modules. The first operates with 16 bit register. The second one operates with serial data.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:960byte
    • 提供者:harvanek
  1. crc5

    0下载:
  2. CRC 5 encription and decription module. Operates with serial input data, CRC output is 5bits register. If you decoding CRC the input is valid when output is set to 00000 .-CRC 5 encription and decription module. Operates with serial input data, CRC o
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:800byte
    • 提供者:harvanek
  1. CRC

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  2. CRC校验码,实现了求得3bit信息序列的CRC校验码,生成多项式取g(x)=X^3+X+1,对应的生成序列为1011.-CRC is to achieve the sequence information obtained 3bit the CRC generator polynomials take g (x) = X ^ 3+ X+ 1, corresponding to generate a sequence of 1011.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-17
    • 文件大小:4.06mb
    • 提供者:WQ
  1. 07_number_mod

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  2. verilog语言设计的2位数码管驱动。在Quarus11.0下编译成功,并在黑金开发板上测试OK-2 digital verilog language design tube drive. In Quarus11.0 compiler success, and OK in the test development board black gold
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-21
    • 文件大小:5.62mb
    • 提供者:hmyang2006
  1. vga_driver

    0下载:
  2. verilog语言设计的VGA驱动。在Quarus11.0下编译成功,并在Altera cyclone4开发板上测试OK-verilog language design VGA driver. In Quartus11.0 successfully compiled and Altera cyclone4 development board test OK
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-19
    • 文件大小:27.38mb
    • 提供者:hmyang2006
  1. VGA_CPLD

    0下载:
  2. 基于CPLD的VGA显示设计,利用quarter软件完成功能。-VGA display based on the CPLD design, the use of quarter software to complete the function.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:350.73kb
    • 提供者:谭清莉
  1. three_rs_255_n

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  2. Its about Reed Solomon Decoder , in VHDL langauage
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.27mb
    • 提供者:rohit
  1. package_crc32

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  2. 使用VHDL语言实现crc32校验算法的程序包,其中的数据长度是32位-a package to describe crc32 based 32bits data
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.59kb
    • 提供者:小猫
  1. DS28E01

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  2. 用verilog语言实现加密芯片DS28E01的调用操作命令。-Using Verilog language to achieve the encryption chip DS28E01 call operation commands.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4.48kb
    • 提供者:谭清莉
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