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  1. Verilog_Digital_Design_Synthesis

    0下载:
  2. Verilog HDL A guide to Digital Design and Synthesis Samir Palnitkar SunSoft Press 1996
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-28
    • 文件大小:9.96mb
    • 提供者:stdominic
  1. Modelsim

    0下载:
  2. Modelsim简明使用手册,十分适合新手使用-Modelsim concise user manual is very suitable for novice to use
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:231.91kb
    • 提供者:G
  1. Altera_FIFO

    0下载:
  2. Altera FIFO的多极级联,实现多个FIFO之间的数据传输。-Altera FIFO multi-polar cascading between multiple FIFO data transmission.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:2.82kb
    • 提供者:Robert
  1. Taximeter

    0下载:
  2. VHDL出租车计价器,包含所有代码及其仿真结果-VHDL Taximeter that contains all the code and the simulation results
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:27.44kb
    • 提供者:AndyLee
  1. VHDL_A_Logic_Synthesis_Approach

    0下载:
  2. vhdl programming from beginner level
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-31
    • 文件大小:12.52mb
    • 提供者:mert
  1. uart_0910

    0下载:
  2. uart串口传输的verilog RTL级源码,已通过仿真验证。文件主要包含发送、接受位处理,发送、接受字节帧处理,对学习串口通信的朋友很有帮助-uart serial transmission verilog RTL-level source code has been verified by simulation. File mainly contains the send, receive digital processing, sending, receiving bytes of fr
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:7.04kb
    • 提供者:*
  1. VerilogHDL

    0下载:
  2. VerilogHDL,对初学者很有帮助的,可以一下的!-VerilogHDL, very helpful for beginners, you can look in!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:33.23kb
    • 提供者:jiangchuandong
  1. taxi

    0下载:
  2. 出租车自动计费系统,功能完善,方便快捷,十分好用-taxi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:2.76kb
    • 提供者:gs
  1. verilog

    0下载:
  2. verilog 入门概述 新手学习资料-Getting Started with an overview of novice learning materials verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:359.72kb
    • 提供者:梁小华
  1. synmodule

    0下载:
  2. 设计了一个异步时钟域间进行通行的模块,并采用Modelsim进行仿真验证,仿真结果满足预期的目的。-Designed an asynchronous clock domains between the passage of the module, and use Modelsim for simulation, the simulation results meet the intended purpose.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-17
    • 文件大小:4.07mb
    • 提供者:程建雷
  1. The_Ten_Commands_of_Excellent_Design

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  2. 介绍了FPGA设计的十大准则,对初学者很有用,对于工作多年的同志,也会有整理总结的好处-Describes the FPGA design of the top ten criteria are useful for beginners, for many years comrades, there will be finishing the benefits of the summary
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:34.98kb
    • 提供者:
  1. example7

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  2. 交通灯控制例程;本实验是模拟控制一个十字路口的交通灯,4行3色灯,分别代表一个十字路口的4个口的交通灯。-Traffic light control routines this experiment is the analog control a crossroads, traffic lights, four-line three-color lights, representing an intersection of the four port traffic lights
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:378.6kb
    • 提供者:shenqin
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