资源列表
edge_detect_p
- 用于检测信号上升沿，输出与时钟相关的正脉冲-Detect the rising edge of the signal
booth_mult
- 布斯乘法器的verilog实现及仿真文件,使用modelsim仿真-booth mult s verilog and test
Nios
- 本文件讲的是基于nios的电机调速控制，内容详实可靠，可作为设计参考-dc motor control based on NIOS2
FPGA
- xilinx培训教程以及ISE使用教程 ISE是一个很好的FPGA开发软件
PIC24
- 此文档包含PIC16位单片机的C语言编程例程，包括液晶显示屏，按键检测，UART通信，SPI通信，A/D转换等，对16位单片机学习者有很大的帮户作用。-This document contains the PIC16 bit microcontroller C programming language routines, including LCD display, key detection, the UART communication, SPI communication, A/D con
DDS
- 基于VHDL的DDS设计代码，进过仿真验证，斌在FPGA实验板上实现-dds design
cpld_dsk
- TMS320C6416T DSK开发板的CPLD源程序，经测试编译通过并且下载成功。
clk
- 通过Verilog HDL实现多功能数字时钟 开发基于FPGA DE0-Verilog HDL Verilog HDL
dna_rd
- Xilinx Spartan-6 FPGA读取DNA数据并进行比较，产生比较结果信号输出。-Xilinx Spartan-6FPGA DNA data is read and compared, generate a comparison result signal output.
PipelineCPU2
- Modulsim下Verilog写的五级流水线32位简易CPU-five level pipeline CPU written in Verilog.
15-11
- 衍生（15,11）汉明码的设计，编码程序-Derivative (15, 11) han plain code design, code programs
divider
- 里面的是关于一个阵列除法器的代码，很详细。-It is about a array except of religious code, very detailed