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  1. modem1

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  2. It is a implementation of FSK, ASK, modulation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:8.94kb
    • 提供者:elpable
  1. RAM

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  2. 用VHDL编写一个字长16位,容量128B的RAM控制实现程序,并进行设计综合和功能模拟 。含源程序,及实验要求。适合初学者学习使用。-VHDL prepared with a 16-bit word length, 128B of the RAM capacity to achieve process control and design of analog integrated and functional. Containing source code, and experimental
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:8.94kb
    • 提供者:赵剑平
  1. soft_demapper

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  2. This is soft demapper algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:8.94kb
    • 提供者:sunghwanchoi
  1. project4

    0下载:
  2. 设计一个14阶FIR滤波器,已给出滤波器系数以及验证程序-A 14-stage FIR filter design, has given the filter coefficients and the validation process
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:8.94kb
    • 提供者:林涛
  1. ram

    0下载:
  2. ram single-port RAM in write-first mode.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:8.94kb
    • 提供者:chai
  1. i2c

    0下载:
  2. 用verilog写的I2C读写代码,用拨码开关输入数据,按键写入和读出,在LED数码管上显示。-I2C read and write code written in verilog DIP switch input data, key writing and reading, LED digital tube display.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-21
    • 文件大小:8.95kb
    • 提供者:wenyangzeng
  1. altera-uart

    0下载:
  2. ALTERA UART sopc 软核的VHDL描述-ALTERA UART VHDL DESCRIBE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:8.96kb
    • 提供者:pengli
  1. ethernetframe

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  2. 实现ethernet帧的解析,读入一个文件,将文件中的帧逐个解析并输出,进行CRC校验-Ethernet frame to achieve the resolution, read a file, the file-by-frame analysis and output, the CRC check
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:8.96kb
    • 提供者:smallstar
  1. uart_verilog

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  2. 用verilog语言编写的UART通信,经过调试可用。-edited in verilog language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:8.96kb
    • 提供者:gofee
  1. traffic_lights

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  2. 十字路口的交通指挥信号灯,控制要求如下: (1)信号灯受一个起动开关控制,当起动开关接通时,信号系统开始工作,且先南北红灯亮,东西绿灯亮。当起动开关断开时,所有信号灯都熄灭。 (2)南北绿灯和东西绿灯不能同时亮,如果同时亮时应关闭信号灯系统,并报警。 (3)南北红灯亮维持26S。在南北红灯亮的同时东西绿灯也亮,并维持20S。到20S时,东西绿灯闪烁,闪烁4S后熄灭。在东西绿灯熄灭时,东西黄灯亮,并维持2S。到2S时,东西黄灯熄,东西红灯亮。同时,南北红灯熄灭,南北绿灯亮。 (4)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:8.96kb
    • 提供者:陈旭
  1. pwm.c

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  2. pwm example with avr microcontroler
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:8.96kb
    • 提供者:ali
  1. uart_verilog

    0下载:
  2. 串口的Verilog源程序,可以用modelsim下进行仿真调试-Serial port of the Verilog source code can be carried out under the modelsim simulation debugging
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:8.97kb
    • 提供者:huangguilin
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