CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 源码下载 嵌入式/单片机编程 VHDL编程

资源列表

按时间 按下载 按文件大小

排序选择：

« 1 2 ... .09 .10 .11 .12 .13 314.15 .16 .17 .18 .19 ... 4323 »

  1. ADS7946

    1下载：
  2. 关于ADC7946的驱动，使用Verilog语言写的。亲测没有任何问题(The driver module about the ADC7946)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-22
    • 文件大小：1kb
    • 提供者：飞翔田鸡

  1. i2c

    1下载：
  2. 使用verilog语言实现iic协议，可实现多字节读写(Implementation of IIC protocol in Verilog language)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-19
    • 文件大小：1kb
    • 提供者：小黑93

  1. ALU

    0下载：
  2. 算术逻辑单元,可以实现加法、减法、比较、移位、与门、或门等功能(arithmetic and logic unit)

  3. 所属分类：VHDL/FPGA/Verilog

  1. 4LED

    0下载：
  2. 4LED流水灯程序，可更换频率，采用状态机，低电平有效亮灯，高电平熄灭(4LED water lamp program, you can change the frequency. Using state machine, low level active light, high level extinction)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-18
    • 文件大小：1kb
    • 提供者：柳弦

  1. vga

    0下载：
  2. fpga实现vga显示字符，使用Verilog，需要修改(vga is in the platform of fpga)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-20
    • 文件大小：1kb
    • 提供者：TonyTom

  1. mdio

    0下载：
  2. mdio的读写操作实例代码，实例代码为操作phy芯片的流程(the code of mdio,including reading and writing the code of mdio)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-23
    • 文件大小：1kb
    • 提供者：bijuan

  1. FPGA-spi

    0下载：
  2. 用于fpga的spi通信，stm32与FPGA之间需要进行spi通信，文件包含接收，发送，以及top层(Spi communication for fpga)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-23
    • 文件大小：1kb
    • 提供者：岸边树

  1. uart

    0下载：
  2. UART 功能模块，Verilog，简单实用(UART function module, Verilog, simple and practical)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-27
    • 文件大小：1kb
    • 提供者：pwy122

  1. i2s_rx

    1下载：
  2. i2s 音频接收模块，接收双声道数据，适用于i2s左对齐模式(I2S audio receiving module)

  3. 所属分类：VHDL/FPGA/Verilog

  1. uart_rx

    0下载：
  2. uart接收模块 // 波特率：9600 // 数据位：8 // 停止位：1 // 校验位：0(UART receive module Baud rate: 9600 / / / data: 8 / / stop: 1 / / check digit: 0)

  3. 所属分类：VHDL/FPGA/Verilog

  1. uart_tx

    0下载：
  2. // 功能： UART发送模块 // // 波特率：9600 // 数据位：8 // 停止位：1 // 校验位：0(/ / function: UART transmission module / / Baud rate: 9600 / / / data: 8 / / stop: 1 / / check digit: 0)

  3. 所属分类：VHDL/FPGA/Verilog

  1. fifo

    0下载：
  2. 异步FIFO 输入: 16bit 输出:16bit 深度:256(Asynchronous FIFO Input: 16bit Output: 16bit Depth: 256)

  3. 所属分类：VHDL/FPGA/Verilog

« 1 2 ... .09 .10 .11 .12 .13 314.15 .16 .17 .18 .19 ... 4323 »
搜珍网 www.dssz.com