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  1. elevator

    0下载:
  2. 电梯运行的控制系统,FPGA实现,基于Verilog(Control system of elevator operation)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-07
    • 文件大小:1kb
    • 提供者:proud
  1. alu

    0下载:
  2. 很好用的基础alu module全集下载(Very useful basic module full set download)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:1kb
    • 提供者:nidiediheheda
  1. slave_control

    0下载:
  2. VHDL实现spi,从机实现方法,实现32个bit传输,单向传输。(VHDL implementation of SPI, from the machine implementation method, the realization of 32 bit transmission, one-way transmission.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:1kb
    • 提供者:许大牛
  1. 消抖模块源代码

    0下载:
  2. 对fpga中的按键,防摔等部分进行消除抖动(To eliminate the jitter of the key in the FPGA, the fall prevention and other parts)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:1kb
    • 提供者:tttii
  1. Desktop

    0下载:
  2. 状态机简单程序轮流点亮LED小灯采用米勒型状态机(VHDL zhuangtaijishixian)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:1kb
    • 提供者:西早
  1. Desktop4

    0下载:
  2. VHDL编写的分频器和数码管轮流点亮程序(VHDL shumaguan fenpinqi)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:1kb
    • 提供者:西早
  1. 状态机

    0下载:
  2. 设计一个简单的数字电路用于电子卖报机,要求如下: 报纸价格为1.5元;投币器只接受5角和1元硬币;投币器不找零。当投入金额合适时,报纸出口打开,否则关闭。用Verilog完成设计。(The design of a simple digital circuit for electronic selling machine, the following: The price is 1.5 yuan; the coin only accept 5 cents and $1 coin coin do
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-09
    • 文件大小:1kb
    • 提供者:victorzn
  1. equalizer

    0下载:
  2. matlab code for ZF equalizer
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-09
    • 文件大小:1kb
    • 提供者:MJSO
  1. VHDL-和-Verilog-HDL-的区别

    0下载:
  2. The difference between VHDL and Verilog HDL.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-09
    • 文件大小:1kb
    • 提供者:^U^
  1. 计算器

    0下载:
  2. 用verilog语言实现了一个计算器alu,实现加减乘除的简单计算。(Using Verilog language to achieve a simple calculator ALU, computing add, subtract, multiply and divide.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-09
    • 文件大小:1kb
    • 提供者:哈皮Q
  1. Desktop

    0下载:
  2. 实现了3-8译码器的组合逻辑和时序逻辑,正确性已经通过了仿真验证,代码规范(The combined logic and timing logic of the 3-8 decoders are implemented. The correctness has already passed through the simulation verification, the code specification)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-09
    • 文件大小:1kb
    • 提供者:Mickey_l
  1. spi

    0下载:
  2. 实现spi写功能,读功能,仿真,板级调试都通过验证了。(achieve write function and read function of spi, simulation is verified)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-09
    • 文件大小:1kb
    • 提供者:霍无醉
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