资源列表
MYCRC
- 由于altera公司的CRC生成和校验模块不支持本系统使用的Cyclone IV E系列FPGA，因此本文独立设计了CRC模块。该模块的接口与altera公司的CRC模块接口基本一致，能够对16位输入的数据流进行CRC校验码生成和校验。本文采用CRC-CCITT生成项，其表达式为：X16+X12+X5+X0。本模块需要startp信号及endp信号指示数据传输的起始及结束。本模块采用状态机设计，对于数据头和数据尾分别由不同的状态来处理。在本模块中，使用了for循环，这会消耗较多的FPGA资源，但
ADC0809-VHDL-control-procedures
- ADC0809 VHDL控制程序源代码及仿真结果-ADC0809 VHDL source code of a program to control the simulation results
test-ram
- design ram v8051 for project
my_uart_module
- use this source code interfacing fpga with serial UART
viterbi_binary_hard_c
- vhdl code for viterbi decoder
exp6
- 寄存器，收一个时钟控制，只有在时钟的上升沿才进行操作。-Register, receive a clock control, only at the rising edge of the clock before operation.
SPI_master_recv_test
- 这是一个我在项目中自己编写的有关SPI接收的程序。里面有仿真。-This is one I have written in the project received the SPI program. Inside the simulation.
PCI_Arbit_VHD_CPLD
- PCI Arbitor by VHDL
60-seconds-stopwatch--0.1S
- 60秒秒表设计 精确到0.1秒 有开始，有暂停 又终止-60 seconds stopwatch verilog
rec
- 8点8位的FFT，verilog语言，经过Quartus仿真验证-8 piont 8 bits of FFT, verilog language, through the Quartus simulation
i2core_slave.v
- 高手编写的i2c的IP，i2core_slave，用于slave从设备通信。
lpf
- 实现低通采样功能的vhdl代码，可在quartus里运行。-The achievement of low-pass function vhdl sample code can be run in quartus.