资源列表
Dct_verilog
- 采用verilog hdl 语言实现整形dct算法，设计合理，算法简单，是红色逻辑开发板试验程序，值得一看。
4_channels_-Responder
- 基于Verilog HDL语言的四路抢答器，仿真过，程序能正常运行-Four Responder based on Verilog HDL language，it has been tested and can normally run.
finished369phase1
- phase 1 of mips computer architecture
filter_40MHz
- 数字化中频接收机，用在AD之后的带通滤波器，VERILOG描述，32阶-Digital IF receiver, used in the AD after the bandpass filter, VERILOG descr iption, 32-step
uart-of-fpga
- FPGA实现UART通信程序，verilog hdl语言实现的，好用-UART of FPGA
VHDL_uart
- this a code fr performing arithmetic and logic functions
oc8051_defines
- ：首先介绍了DS--UWB系统的的发射与接收模型，然后分析了利用滑动相关法对信道进行估讣，并巾此给出 了不同RAKE接收机RAKE合成权系数选取方案。对接收机采用最大比(MRC)、最小均方误差(MM SE)及带均衡 器的(MRC)合并系数选取的误码性能进行了仿真和对比。结果表明了带均衡器的MRC—RAKE只用较少的分支 就可以达到接收性能明显优于MMSE—RAKE的程度。尤其在信噪比比较大时。这种优势更加明显。
sram
- Static random access memory bus (SRAM bus)-Static random access memory bus (SRAM bus)
jc2_vhd
- JC2_VHD is a bi-directional 4-bit Johnson counter with stop control
FPGA_emif
- 接口模块，通过对高位地址的编码可实现在一个FPGA中配置四个独立的功能模块，每个功能模块具有一个带FIFO的输出口和13个独立的可由DSP读写的寄存器，寄存器功能可自定义。模块还包含两个全局寄存器，可实现全局复位，中断等功能。该模块以应用于实际的项目中，目前运行良好-FPGA to emif
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- 频率合成器实例模块（VHDL编写）