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  1. jiajian

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  2. 利用Verilog语言编写的按键实现数码管显示数字的加减,通过三个按键分别实现加1和减1操作 以及复位操作,BASYS2开发板验证。-Verilog language use buttons to achieve digital display digital subtraction achieve plus one and minus one operation and reset operation, BASYS2 development board were verified by thr
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:864.45kb
    • 提供者:孙伟
  1. ram

    0下载:
  2. 基于altera ep2c8双口RAM -Altera ep2c8-based dual-port RAM
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:864.37kb
    • 提供者:秦学富
  1. ldpc_decoder_802_3an_latest.tar

    1下载:
  2. 802.3an ldpc decoder verilog 源码
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:864.32kb
    • 提供者:杨振飞
  1. ldpc_decoder_802_3an_latest.tar

    0下载:
  2. 适用于10GBase-T的以太网(802.3an协议)LDPC解码器, 用VHDL语言编写,可以应用在LATTICEXP2系列芯片上,基于Gallager算法。-LDPC decoder for 10GBase-T Ethernet (802.3an), based on Gallager s A algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:864.31kb
    • 提供者:liang
  1. ldpc_decoder_802_3an_latest.tar

    0下载:
  2. ldpc decoder 802-3an,最新版本,verilog版本.完成基于LDPC解码 -ldpc decoder 802-3an, the latest version, verilog version. LDPC decoder based on the completion
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:864.3kb
    • 提供者:shen
  1. Design_and_Analysis_of_Electronic_Code_Lock

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  2. 电子密码锁的设计与分析__系统设计要求/系统设计方案/主要VHDL源程序/系统仿真/硬件验证/设计技巧分析/系统扩展思路-Design and Analysis of Electronic Code Lock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-07-01
    • 文件大小:864.15kb
    • 提供者:钱阔
  1. S7_PS2_RS232

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  2. 本实验实现PS/2接口与RS-232接口的数据传输, PS/2键盘上按下按键,可以通过RS-232自动传送到主机的串口调试终端上(sscom32.exe); 并在数据接收区显示接收到的字符。 串口调试终端的设置:波特率115200,一个停止位,无校验位。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:864.08kb
    • 提供者:skyy
  1. TrabPrat_70889

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  2. exemplo codigo vhdl no ise
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-20
    • 文件大小:864kb
    • 提供者:diegorezek
  1. 8bit_up

    0下载:
  2. 8 bit microprocessor made3 by iitd
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:863.99kb
    • 提供者:vishwas
  1. 24T

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  2. 24小时周期时钟设计,通过quartus模块实现24小时周期时钟,包含模拟的时钟脉冲。-24 hour cycle clock design, through the quartus module to achieve a 24 hour cycle of the clock, including analog clock pulse.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:863.73kb
    • 提供者:邓安华
  1. sysemdesign

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  2. 利用FPGA对信道传输后的信号进行采样并提取同步锁相的一种实现-The signal channel is sampled and a synchronous phase-locked extraction using FPGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:863.26kb
    • 提供者:zhao chuan
  1. xapp1076

    0下载:
  2. Implementing Triple-Rate SDI with Spartan-6 FPGA GTP Transceivers
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:862.52kb
    • 提供者:Arun
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