资源列表
UART_VHDL
- URAT异步通信接口的VHDL描述，可综合
SRAM_test
- SRAM的一个控制器，内附文档说明。设置地址和输入数据，完成写功能，再次输入地址，完成读功能。-An SRAM controller, included documentation. Set the address and input data, complete the write function, enter the address again to complete the reading function.
reference
- 自己做IC课程设计的成果，用Verilog语言进行编写的。 主要是基于IEEE802.3的交织和解交织。中间可能有在解交织的时候，信号有一些移位，最初编写的时候自己没有发现，注意用的时候改正下。 还有是一些的实际项目中的代码，很具有参考价值-These are our IC design curriculum outcome, written with Verilog language. It is mainly about the interleave and deinterle
alu
- 设计带进位算术逻辑运算单元，根据74LS181功能表，用Verilog HDL硬件描述语言编程实现ALU181的算术逻辑运算功能，编辑实验原理图，在算术逻辑单元原理图上，将其扩展为带进位的算术逻辑运算单元，对其进行编译，并设计波形对其进行仿真验证，最后下载验证-Design into the digital arithmetic logic operation unit, in accordance with menu 74LS181 with Verilog HDL hardware desc
jiaotongdeng
- Quartus2环境下基于VHDL状态机的交通灯程序-VHDL state machine traffic lights based on Quartus2 environment
syndrome
- the first step og bch code decoder part. syndrome generator
5ALTERAFPGA
- 5个ALTERA和FPGA的原理图 5个ALTERA和FPGA的原理图-5个ALTERA和FPGA的原理图
final_9
- 9. 對於按鍵輸入密碼鎖，假設reset後，七節燈管顯示「0」，而且使用sw1、sw2、 sw3、sw4四個，只要按下且放開任何的sw1、sw2鍵，都會讓七節燈管顯示值加「1」，而只要按下且放開任何的sw3、sw4，都會讓七節燈管顯示值加「2」。-9. For the key to enter a password lock, assuming that reset after the seven lamp displays " 0" , and the use of sw1,
FPGA32JFIR
- 基于FPGA的FIR滤波，希望对其它人有用-FPGA-based FIR filter, hope useful for other people! ! ! !
Fibonacci
- （1） clkdiv 模块：对50MHz 系统时钟 进行分频，分别得到190Hz，3Hz 信号。190Hz 信号用于动态扫描模块位选信号，3Hz 信号用于fib 模块。 （2） fib 模块：依据实验原理所述Fibonacci 数列原理，用VHDL 语言实现数列 （3） binbcd14：实现二进制码到BCD 码的转换，用于数码管显示。 （4） x7segbc：采用动态扫描，使用4 位数码管依次显示Fibonacci 数列数据。 实验采用3Hz 频率来产生Fibonacci
freq_meter
- Frequency meter Verilog implementation for Xilinx XC2C256. MT10T7 7-seg LCD used for output.
Schematic-Tora-ag_Rev2_0
- spartan 3an datasheet