资源列表
clock
- 数字钟VHDL源程序，有仿真图，源代码-VHDL digital clock source, there are simulation plans, source code, etc.
dds_
- 基于VHDL的DDS 串口控制 ROM 文件由MATLAB生成-dds using VHDL serial control
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- Sparten3E板，通过Xilinx软件实现连续播放音乐的功能。有开始键和复位键-Sparten3E board, playing continuous music
Verilog教程-夏宇闻
- verilog 教程 PPT版本 语法 结构 设计技巧等(Verilog tutorial PPT version)
stopwatch
- 在FPGA上实现秒表，有分秒毫秒三中不同显示。仅供参考，不算优质的代码-Realize stopwatch on FPGA, minutes and seconds there are three different display milliseconds. For reference only, not the quality of the code
checkers
- VHDL Checkers Implementation by Ibrahim Elbouchikhi Amir Nader-Tehrani - VHDL Checkers Implementation by Ibrahim Elbouchikhi Amir Nader-Tehrani
hdl-master
- ADI ad9361 vivado 下源代码-ADI ad9361 vivado source code
CoreAES128
- Full AES Simulation Code
TimingConstraint
- xilinx公司提供的关于FPGA硬件设计的额时序约束参考资料-xilinx provided on the FPGA hardware design timing constraints of the amount of reference material
mcbsp_to_sci
- 自己写的 mcbsp 转 sci 和 sci转mcbsp 的verilog的程序，欢迎大家 指点，开发环境是Quartus II。-Write your own mcbsp turn sci and sci turn mcbsp the verilog program, we welcome the pointing
Digital_frequency_meter
- 本项目基于等精度测量频率的原理,利用Verilog硬件描述语言设计实现了频率计内部功能模块,对传统的等精度测量方法进行了改进,增加了测量脉冲宽度的功能 采用STC89C52单片机进行数据运算处理,利用液晶显示器对测量的频率、占空比进行实时显示。充分发挥FPGA(现场可编程门阵列)的高速数据采集能力和单片机的高效计算与控制能力,使两者有机地结合起来。-The project is based on the principle of equal precision frequency measure
clock
- 数字钟的VHDL源程序，可实现整点报时、闹钟的功能，还有常有星期的显示，已调试过