资源列表
SystemC片上系统设计
- SystemC片上系统设计, 大学课本, 仅供学习参考(SystemC system-on-chip design, university textbook, for reference only)
multi
- 基于Verilog HDL 的乘法器，可以实现一些功能的计算(Multiplier based on Verilog HDL)
xilinx_usb_drivers_win10_x64
- win10的xilinx usb驱动，较新版本(Xilinx USB driver for win10, newer version)
DE2_115_Default
- DE2-115板出厂时带有一个默认的配置位流，它演示了板的一些基本特性。(The DE2-115 board is shipped from the factory with a default configuration bit-stream that demonstrates some of the basic features of the board.)
axi lite 接口
- 该文件完成了简单的axi lite 接口协议 Verilog 语言编程。欢迎交流讨论
Verilog-VGA-game-master
- 打砖块游戏的verilog代码编写与仿真文件(Verilog code writing and simulation files for brick-blocking games)
uart
- 电脑端发送数据与FPGA接收数据程序，uart模块，以及一部分项目里包含的其他的程序(Program for sending data from computer and receiving data by FPGA, UART module)
rgb2ycbcr
- rgb to YCbCr converter
实验一多路选择器与CPU辅助模块设计
- 实验一多路选择器与CPU 模块设计 实验方法与答案(Solutions for computer experiment.)
hdmi
- HDMI协议的Verilog实现，通过对RGB三个通道分别进行TMDS编码完成，纯原创代码(Verilog implementation of HDMI protocol, through TMDS coding of RGB three channels, pure original code)
哈夫曼编码器设计实验报告
- 要求对一段数据序列进行哈夫曼编码，使得平均码长最短，输出各元素编码和编码后的数据序列。 ①组成序列的元素是[0-9]这10个数字，每个数字其对应的4位二进制数表示。比如5对应0101，9对应1001。 ②输入数据序列的长度为256。 ③先输出每个元素的编码，然后输出数据序列对应的哈夫曼编码序列。(Design a 1MHz FIR low pass filter. Huffman coding is required for a section of data sequence to m
滤波器实验报告
- 设计一个 1MHz 的 FIR 低通滤波器。 要求： ① 时钟信号频率 16MHz; ② 输入信号位宽 8bits，符号速率 16MHz ③ 要求在 Matlab 软件中进行 FIR 滤波器浮点和定点仿真，并确定 FIR 滤波器抽头系数 ④ 写出测试仿真程序。(Design a 1MHz FIR low pass filter. Requirements: (1) clock signal frequency 16MHz; (2) input signal bit width