资源列表
fcount
- 频率计的设计实例，在FPGA平台上面验证通过，能测0—99M的任意信号的频率，很实用，希望对大家有所帮助。-Frequency Meter instance, in the FPGA platform, validated by the above, can measure 0-99M of any signal frequency, it is useful, we want to help.
VHDL
- 1.7段数码译码器 2.4人表决器 3.8421码十进制计数器 4.9秒减计数器-1.7 Section 2.4 digital decoder person voting 3.8421 yards in 4.9 seconds by a decimal counter counter
hello_world_small
- 采用altera mac核加88e111物理层芯片的千兆网方案，该文件是配置mac层和物理层的nios文件，基于hello world small工程。-88e111 by altera mac core and Gigabit Ethernet physical layer chip of the program, the file is configured mac layer and physical layer nios file, based on hello world small
123
- 基于VHDL的防抖型矩阵式键盘设计.pdf-VHDL-based anti-shake type of keyboard design matrix. Pdf
clock
- 基于Verilog的数字时钟的源代码 用quartusII7.2软件仿真通过-Verilog-based digital clock
PWM
- 一个用Verilog实现PWM硬件的开发实例 -PWM hardware using Verilog implementation of a development instance
lsh
- 基于Verilog的状态机的流程图及源代码-Verilog state machine based on the flow chart and code
COUNT
- 设计一个最大分频为225的分频器，将50MHz时钟作为输入。分频器可以通过计数器来实现，通过一个25位的计数器，然后在最后一位输出，则产生了一个最大分频为225的分频器。-Design a maximum frequency divider 225, the 50MHz clock as input. Divider can be achieved through the counter, through a 25-bit counter, and then the last one out,
ep1c629_dds
- 直接数字式频率合成器dds源代码加测试代码-Direct Digital Frequency Synthesizer dds source code plus test code
ASSIGNMENT_1
- its an assignment given to us on 2 way traffic controller
sasc_latest.tar
- rs232 verilog port from opencores.org
PL_auto1
- 自动售饮料控制器 (1) 该系统能完成货物信息存储、进程控制、硬币纸币处理、余额计算和显示等功能； (2) 该系统可以销售20种货物，每种的数量和单价在初始化时输入，在存储器中存储。用户可以用1元和5角的硬币以及20元、10元、5元、1元纸币进行购物，按键进行选择。 (3) 系统根据用户输入的货币，判断钱币是否够，钱币足够则根据顾客的要求自动售货，钱币不够则给出提示并退出。 (4) 系统自动计算出应找钱币余额和库存数量并显示。 -Beverage vending contro