资源列表
DE2_PC
- DE2板与pc机通信过程，传输图片文件。-communication between DE2 and PC。
sdram_control
- 基于FPGA对sdram控制器的设计（VERILOG语言）-sdram fpag verilog
ad
- AD0820的驱动非常使用的 竞赛时自己写的-AD0820 driver is used when the race to write their own
ztj
- VHDL 状态机 FPGA编程设计源代码程序你面通通都有-VHDL State Machine Programming FPGA source code program you have them all face
vhdl
- 用vhdl语言实现了rsa算法功能，位宽可调-RSA
FIFO
- vhdl code for FIFO memory with controler
VHDLdigital
- 7段数码管译码器设计与实现 一．实验目的 1. 掌握7段数码管译码器的设计与实现 2. 掌握模块化的设计方法 二．实验内容 设计一个7段数码管译码器，带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器 使用拨码开关SW3, SW2, SW1, SW0作为输入，SW3为高位，SW0为低位。 将输出的结果在HEX1，HEX0显示。当输入为‘0000’~‘1111’显示为00~15， 2. 带数码管的4位可逆计数器 将实验三的结果
VHDL(sin)
- 基于ROM的正弦波发生器的设计 一．实验目的 1. 学习VHDL的综合设计应用 2. 学习基于ROM的正弦波发生器的设计 二．实验内容 设计基于ROM的正弦波发生器，对其编译，仿真。 具体要求： 1.正弦发生器由波形数据存储模块（ROM），波形发生器控制模块及锁存模块组成 2.波形数据存储模块（ROM）定制数据宽度为8，地址宽度为6，可存储 64点正弦波形数据，用MATLAB求出波形数据。 3.将50MHz作为输入时钟。 -ROM-based
VHDL(LOCK)
- 数字密码锁的设计与实现 一．实验目的 1. 学习VHDL的综合设计应用 2. 学习数字密码锁的设计 二．实验内容 设计一个数字密码锁，对其编译，仿真，下载。 数字密码锁具体要求如下： 1.系统具有预置的初始密码“00000001”。 2.输入密码与预存密码相同时，开锁成功，显示绿灯，否则开锁失败，显示红灯。 3.具有修改密码功能。修改密码时，先开锁，开锁成功才可以修改。 4.系统同时具有关锁功能。关锁后，显示红灯。 5.密码由拔码开关表
ex1.v
- 用Verilog HDL 实现的4位二进制全加器。-4-bit full adder implemented with Verilog HDL
QuartusIIIntroduction
- QuartusII简介，讲解相关操作过程-About QuartusII