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  1. AD5320BRM

    0下载:
  2. Management DAC AD5320BRM (for NIOS2)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.42kb
    • 提供者:sergey
  1. AT24C04

    0下载:
  2. read AT24C04 (for NIOS2)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:12.71kb
    • 提供者:sergey
  1. irq

    0下载:
  2. Universal Initiolizator processings of interruptions (for NIOS2)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:2.09kb
    • 提供者:sergey
  1. reed_eeprom

    0下载:
  2. This code read EEPROM I2C (for NIOS2).
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:6.96kb
    • 提供者:sergey
  1. HEX_1F

    0下载:
  2. 本实验的功能为:每过一秒,阴极数码管从0循环演变到F-The function of this experiment as follows: with each passing second, cathodic evolution of the digital control loop from 0 to F
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:428.54kb
    • 提供者:谢维磊
  1. waterled

    0下载:
  2. LED3--LED10,由LED10开始循环亮,每1换个灯亮,按SW1就停止跳动,再按一下就继续再跳动-LED3- LED10, from the beginning of the loop LED10 bright lights for every one from another, according to SW1 to stop beating, and then click on the continue beating again
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:372.2kb
    • 提供者:谢维磊
  1. waterled_2group

    0下载:
  2. LED0--LED11,由LED0 LED1开始循环亮,2个灯为一组,每1秒换一组灯亮,这里用的时钟为50MHZ,因此需要外加一个分频器进行分频- LED0- LED11, from the beginning of the loop LED0 LED1 light, two lights as a group, every 1 second for a group of lights, where the clock used for 50MHZ, plus a divider so the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:382.63kb
    • 提供者:谢维磊
  1. counter_8050

    0下载:
  2. 本实验的功能为:10进制从80-50的计数器,2次/秒,这里的clk为50MHZ,一秒一次需要外加分频功能-The function of this experiment as follows: 10 binary counters from 80-50, 2 times/sec, where clk is 50MHZ, second function of a need for external divider
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:434.25kb
    • 提供者:谢维磊
  1. key_led

    0下载:
  2. 简易计算器的键盘和LED显示,很简单,但也可以说很复杂-Simple calculator keyboard and LED display, very simple, but can also be said very complicated
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:508.88kb
    • 提供者:ultraman
  1. gate

    0下载:
  2. vhdl编写的逻辑门电路程序,适合初学者,很简单-vhdl programs written in the logic gate circuit suitable for beginners, very simple
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:140.08kb
    • 提供者:deyi
  1. decoder38

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  2. vhdl编写的38译码器 完全文件,打开可用-vhdl decoder written 38 full document, open the can
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:162.64kb
    • 提供者:deyi
  1. CycloneII_NiosII_2C35_Rev02_DB_SCH

    0下载:
  2. nios开发板电路图CycloneII_NiosII_2C35_Rev02_DB_SCH.zip-nios development board circuit CycloneII_NiosII_2C35_Rev02_DB_SCH.zip
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:762.44kb
    • 提供者:dengfengjun
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