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  1. Verilog_LRM

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  2. Verilog Language Manual
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:635.1kb
    • 提供者:designer_vlsi
  1. Blocking_and_Non_blocking

    0下载:
  2. Verilog Blocking and Non Blocking
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:12.65kb
    • 提供者:designer_vlsi
  1. shouhuoji

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  2. 自动售货机,投币自动售货 MaxplusII下运行-Vending machines, coin-operated automatic vending MaxplusII run
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:1.7kb
    • 提供者:罗利娜
  1. baheyouxiji

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  2. 拔河游戏机, 1、 设计一个能进行拔河游戏的电路。 2、 电路使用15个(或9个)发光二极管,开机后只有中间一个发亮,此即拔河的中心点。 3、 游戏双方各持一个按钮,迅速地、不断地按动,产生脉冲,谁按得快,亮点就向谁的方向移动,每按一次,亮点移动一次。 4、 亮点移到任一方终端二极管时,这一方就获胜,此时双方按钮均无作用,输出保持,只有复位后才使亮点恢复到中心。 5、 用数码管显示获胜者的盘数。教学提示: 1、 按钮信号即输入的脉冲信号,每按一次按钮都应能进行有效的计数。 2、 用可逆计数器的加
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:5.97kb
    • 提供者:kxsh
  1. caideng

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  2. 彩灯控制器,彩灯(LED管)能连续发出四种以上不同的显示形式;随着彩灯显示图案的变化,发出不同的音响声。 -Lantern controller, lights (LED tube) can be continuously sent more than four different display forms with the lantern display patterns change, make different audio sound.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:1006byte
    • 提供者:kxsh
  1. mimasuo

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  2. 设计一个具有较高安全性和较低成本的通用电子密码锁,其具体功能要求如下:(1) 数码输入:每按下一个数字键,就输入一个数值,并在显示器上的最右方显示出该数值,同时将先前输入的数据依序左移一个数字位置。(2) 数码清除:按下此键可清除前面所有的输入值,清除成为“0000”。(3) 密码更改:按下此键时会将目前的数字设定成新的密码。(4) 激活电锁:按下此键可将密码锁上锁。(5) 解除电锁:按下此键会检查输入的密码是否正确,密码正确即开锁。 -Design of a high security
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:2.24kb
    • 提供者:kxsh
  1. dianti

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  2. 1.每层电梯入口处设有上下请求开关各1个,电梯内设有乘客到达层次的数字开关。电梯当前所在的楼层位置用一位数码管显示,用一只发光二极管显示开门/关门状态,用发光二极管显示每层的上下请求状态; 2.显示电梯当前所处位置和电梯上行下行及开门,关门状态; 3.电梯到达有停靠站请求的楼层后,电梯门就会自动打开门指示灯亮,开门3秒钟后; 4.电梯门自动关闭(开门指示灯灭)电梯继续运行; 5.对电梯开门时间可以提前关门(按关门按钮); 6.能记忆电梯内外的所有请求信号,并按照电梯运
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:2.01kb
    • 提供者:kxsh
  1. dianziqin

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  2. 电子琴, 利用实验箱的脉冲源产生1,2,3,。。。共7个或14个音阶信号; 用指示灯显示节拍;能产生颤音效果。-Organ, using a pulse source generated test cases 1,2,3,. . . A total of 7 or 14 chromatic signal with the indicator shows the beat to produce vibrato effects.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:1.77kb
    • 提供者:kxsh
  1. ad_converter

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  2. 该代码可实现FPGA对AD转换器的控制,使用的是状态机-THE CODE CAN REALIZE THAT XILINX FPGA CONTROL AD CONVERTER BY USING STATEMENT MECHIN3
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:2.69kb
    • 提供者:hejianjun
  1. 20080923

    0下载:
  2. This is nice paper on soft output viterbi error correcting algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:167.54kb
    • 提供者:shubh
  1. example

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  2. 自己编写的经过QuartusII验证的Verilog HDL程序,可以实现常见功能-After QuartusII their written procedures for verification of the Verilog HDL, can achieve common features
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:5.56kb
    • 提供者:shangyong
  1. 07070608-2.2

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  2. 利用VHDL语言设计一个分频器,输入为CLK,输出分别为CLK1、CLK8、CLK256、 CLK1024-The use of VHDL language design a divider, input CLK, the output respectively, CLK1, CLK8, CLK256, CLK1024
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:37.29kb
    • 提供者:
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