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  1. fpga

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  2. 包含5款ALTERA FPGA开发板原理图合集.包含:Cyclone1C20的Nios开发板Cyclone_II_EP2C20_原理图 EP1C3T144 EPM1270F256C5-Contains 5 ALTERA FPGA development board schematics collection. Include: Cyclone1C20 the Nios development board schematics EP1C3T144 EPM1270F256C5 Cyclone
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.04mb
    • 提供者:万明
  1. VHDL2

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  2. 序列信号发生器: 在系统时钟的作用下能够循环产生一组或多组序列信号的时序电路,(循环产生一组序列信号0111010011011010) 序列检测器: 检测一组或多组又二进制码组成的脉冲序列信号,当序列检测器连续收到一组或多组序列信号,如果与预先设置的码11010相同的时候,输出1,否则输出0. -Sequence of signal generator: the role of the system clock cycle to generate one or more si
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:91.83kb
    • 提供者:venny
  1. PLLfpgapaper

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  2. 实现数字锁相环的一篇论文,FPGA实现,用于位同步。-Paper digital PLL, FPGA implementation for bit synchronization.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:280.26kb
    • 提供者:陈言
  1. sin_vhdl

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  2. 由可编程器件控制的信号发生器可输出正弦波、方波、锯齿波,其频率可调。能输出正 弦波、方波、锯齿波的组合波形,且组合波形的频率可调。还能输出占空比和频率可调的方 波。-Controlled by a programmable device signal generator can output sine wave, square wave, sawtooth wave, its frequency is adjustable. Be able to output sine wave, sq
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:132.26kb
    • 提供者:chen
  1. OK-fifotest-important_low_to_high

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  2. 高速到低速的FIFO乒乓操作,已经测试通过-Achieve the pingpang operation of FIFO
  3. 所属分类:VHDL编程

    • 发布日期:2012-11-05
    • 文件大小:1.21mb
    • 提供者:涂亮
  1. viterbi

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  2. verilog程序,实现了(2,1,4)卷积码编码,和基于回溯算法的维特比译码器-verilog program to achieve the (2,1,4) convolutional code encoding, and algorithm based on the back of the Viterbi decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:2.81kb
    • 提供者:xiongherui
  1. de0_Schematic

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  2. Altera FPGA DE0的原理图,包含一些经典的FPGA设计电路及相关的接口-Altera FPGA DE0 schematic, contains some classic FPGA design the interface circuit and related
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:292.5kb
    • 提供者:Hurley
  1. sram_060803

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  2. SRAM的读写代码,对SRAM进行了乒乓操作,用VHDL语言进行设计,很有参考价值,甚至可以直接复制代码来进行自己的设计-SRAM read and write code, ping-pong operation carried out on the SRAM, using VHDL language design, of great reference value, or even directly copy the code to carry out their own designs
  3. 所属分类:VHDL编程

    • 发布日期:2012-11-05
    • 文件大小:193.77kb
    • 提供者:hongliang
  1. dds

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  2. verilog语言编写,在Quartus II里仿真DDS的产生,包括所有仿真生成的相关文件,-verilog language in the Quartus II DDS in the generation of simulation, including all documents generated by the simulation,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2.87mb
    • 提供者:颜小超
  1. ad_in

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  2. 用于FPGA,数据宽度转换。10位数据输入,经转换后128位输出模块。-For the FPGA, the data width conversion. 10-bit data input, the converted output module 128.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:866byte
    • 提供者:almondeo
  1. graycnt_3

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  2. 3位格雷码计数器的verilog描述及仿真波形-3 Gray code counter verilog descr iption and simulation waveforms
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1.58kb
    • 提供者:李慧静
  1. moore1

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  2. moore 状态机的一个简单的事例,初学者很好的地实例!-moore state machine of a simple example for beginners to very good example!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:653byte
    • 提供者:liyanjun
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