资源列表
zyj
- 包含了电子时钟的主要功能,输入CLK为1KHZ,输出为动态扫描8段CLD显示.有闹铃,正点报时,时间调整.调整时能够闪烁显示.本时钟为24小时制.课程设计优秀通过.运行平台:MAX+PLUS2.
pci_express_crc
- PCI express CRC rtl core for Fpga/asic Designer
mstr_mem32
- Master MemoryExamples for MT32 v1.0.0 Rtl core
Pcit32vhdl
- PCI 32 target IP for Fpga/asic Designer
pci144_vhdl
- PCI vhdl for Fpga designer to design PCI IP
Mc68000
- Mc68000 rtl code Simulation and Synthesis
alaw_mulaw
- 这是一个量化编码当中关于A律和u律压缩和扩展的源程序，程序由VerilogHDL语言编写，算法在Modelsim上进行仿真过
zxfg
- 四位全加器语言描述是以文本方式上传的，呵呵，希望大家有帮助
timer3
- 基于FPGA的VHDL时钟程序 本程序是基于FPGA的时钟程序,可用按键控制较时,有秒闪,调时指示!!!
VHDL基于实验开发板的按键处理与LED显示
- VHDL基于实验开发板的按键处理与LED显示。
VHDL超声波测距源代码
- VHDL超声波测距源代码,大家看看，发表下意见。
fifo_exp1
- 在ISE环境下用VHDL写的8*9FIFO