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fftinterface
- 电赛一等奖作品：音频信号分析仪的FPGA源码，VHDL编写，Quartus7.1综合，ModelSim6.2g se仿真，应用了opencores.org上的开源FFT IP核，加入了8051总线接口和ram
osc
- 数字示波器的FPGA实现 VHDL编写 Quartus7.1测试通过
DebussyandModelsim
- Debussy和Modelsim的混合使用
数字秒表
- VHDL Y语言的
使用VHDL语言设计数字钟
- 本文所设计的数字钟具有通过reset键对时、 分、 秒调整功能.该设计分为六个部分： 六进制计数器 counter6，十进制计数器 counter10 ，二四进制计数器 counter24， 时钟模块 bclock， LED扫描显示模块 ledctrl。设计使用VHDL 语言，
ethernet_tri_mode_rtl.tar
- 以太网控制器verilog，含有mac,mii接口
VerilogHDL_clock
- 基于Verilog HDL设计的多功能数字钟，有兴趣的
CANSHUHUA
- Verilog参数化的课件,有兴趣的可以来看下
LED
- 数字时钟显示模块,用VERILOG HDL 实现
ALU
- 用verilog编写的32位alu部件，用于cpu制作
qiangdaqi
- 用verilog实现的抢答器程序,在Quartus II上编译通过并成功运行
jishiqi
- 用verilog实现的记时器程序,在Quartus II上编译通过并成功运行