资源列表
io-sortation
- quartus 中，高级io分配，手动的例子
tcl_io
- quartus 中，自己写的tcl，分配io的例子。
logic_lock
- logic lock 的vhdl源码，altera平台适用。
Modelsim_timing_simulation_library
- 文章论述如何将向modelsim中添加仿真库，包括添加xilinx,altera,actel公司的仿真库的方法
89_full_adder
- full adder设计代码，verilog 语言描述，通过modelsim 仿真，quartus综合
circularbuffer
- Circular_Buffer，流水线型多位缓存器，verilog语言描述。通过modelsim 6。0仿真，quartus 综合通过。
4VerilogFIFO
- 一种新的FIFO实现方法,verilog描述，通过modelsim 6.0 仿真，Quartue综合
FIFO_Syn
- 同步FIFO功能，verilog语言描述，通过了modelsim 6.0 仿真，Quartue综合
Verilogshumaguan
- 基于Verilog的数码管模拟扫描程序，分为两种显示方式，一种是数码管逐个显示，另一个是所有数码管一起显示。
Verilogdianzirili
- 基于Verilog 的电子日历与电子时钟程序，可以进行调日期、星期、时间的分钟与小时，通过几种模式来显示日历与时间。
Frequence_Generator
- xilinx提供的频率发生器的VHDL源码，可以运行在spartan3的学习开发板上。-xilinx the frequency generator VHDL source code, spartan3 can run in the learning development board.
C_8259.vhd
- 用VHDL编写的8259控制,供大家使用.-with VHDL control of the preparation of the 8259, for your use.