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  1. DSP_Builder

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  2. DSP Bulider入门资料。适合初学者入手-the DATA of TI dsp bulider ,this manul can use for primier hander,and you can master dsp bulider fasterly
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:710.76kb
    • 提供者:吕攀攀
  1. Uart_TX

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  2. 串口通信程序,可设置波特率,数据格式可更改-Serial communication program, you can set the baud rate and data format can be changed
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:3.99kb
    • 提供者:余浩
  1. s

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  2. sram,np错误检测,对于sram中的np错误进行检测,具有非常好的速度以及故障覆盖率-sram, np error detection
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:164.07kb
    • 提供者:魏琥珀
  1. delayline_b

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  2. 基于延迟线的数字脉冲宽度调制,用于电力电子设备的触发信号产生-puls wide modulator based on delayline
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:92.14kb
    • 提供者:Arclank
  1. counterbasedDPWM_D

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  2. 基于计数器的数字脉宽信号调制,用于电力电子设备pwm信号的产生-counter based digital puls width modulator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:365.94kb
    • 提供者:Arclank
  1. prefixadder

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  2. prefix adder for addition of 2 inputs
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:506.76kb
    • 提供者:neha
  1. factoredcsd

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  2. FIR FILTER USING FCSD TECHNIQUE FOR REPRESENTING COEFFICIENT
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.14mb
    • 提供者:neha
  1. carrysaveadder

    0下载:
  2. carry save adder for addition of 8 bit inputs
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:890.06kb
    • 提供者:neha
  1. firfilterverilog

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  2. FIR FILTER DESIGNED IN VERILOG FOR 4 BIT MULTIPLIER
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-27
    • 文件大小:140.2kb
    • 提供者:neha
  1. distrbtdarth

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  2. FIR FILTER DESIGNING USING DISTRIBUTED ARITHMETIC ALGORITHM
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:697.34kb
    • 提供者:neha
  1. CAN

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  2. 包含CAN协议讲解与CAN协议控制器的verilog实现(含有testbench),该实现模仿SJA1000架构,接口完全一致。压缩包中还包含SJA1000的手册与应用指南,非常好的CAN学习资料。-CAN protocol controller implemented in Verilog(contain testbench) & instruction of CAN protocol & datasheet and user manual of SJA1000
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-31
    • 文件大小:12.22mb
    • 提供者:zhangsong
  1. jiaotongzhishideng

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  2. 基于VHDL语言的交通指示灯设计。模拟交通指示灯来设计。-Based on VHDL design of traffic lights. Traffic lights to simulate the design.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:375.31kb
    • 提供者:typ
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