CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 源码下载 嵌入式/单片机编程 VHDL编程

资源列表

« 1 2 ... .39 .40 .41 .42 .43 944.45 .46 .47 .48 .49 ... 4323 »
  1. traffic_light

    0下载:
  2. 基于VHDL语言的关于交通路灯的设计,实现现实生活中路*通灯控制-Based on the traffic lights VHDL language design, implementation, real-life intersection traffic light control
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:84.29kb
    • 提供者:yehnan
  1. fengming

    0下载:
  2. VHDL实现蜂鸣器唱歌,已验证通过,音乐文件采用ROM存储。-VHDL implementation buzzer singing, has been verified through.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:596.72kb
    • 提供者:多哈达
  1. zhong

    0下载:
  2. 数字钟,实现整点报时以及校时功能,烟大数字逻辑课程实验。-Digital clock, realize the whole point timekeeping and school function, smoke large digital logic course experiment.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:496.43kb
    • 提供者:李强
  1. VERILOG_FAQ

    0下载:
  2. Verilog FAQ ------------ This document contains 97 frequently asked questions and their answers related to Verilog. It s for novice to Verilog. But it also useful for intermediate Verilog programmer.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:212.89kb
    • 提供者:kkk
  1. fsk_final

    0下载:
  2. A simple FSK code using CORDIC sine wave generator.It is basically a switching oscillator kind of Frequency shift keying
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.35kb
    • 提供者:shivjose
  1. VHDL-Code-For-BCD-To-Excess3--Code-Converter-By-D

    0下载:
  2. VHDL Code For BCD To Excess3 Code Converter By Data Flow Modelling-VHDL Code For BCD To Excess3 Code Converter By Data Flow Modelling
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:37.62kb
    • 提供者:rik
  1. VHDL-Code-For-Half-Adder-By-Data-Flow-Modeling.zi

    0下载:
  2. VHDL Code For Half Adder By Data Flow Modeling
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:28.05kb
    • 提供者:rik
  1. VHDL-Code-For-Full-Adder-By-Data-Flow-Modelling.z

    0下载:
  2. VHDL Code For Full Adder By Data Flow Modelling
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:31.76kb
    • 提供者:rik
  1. VHDL-Code-For-Half-Subtractor-By-Data-Flow-Modell

    0下载:
  2. VHDL Code For Half Subtractor By Data Flow Modelling
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:37.6kb
    • 提供者:rik
  1. VHDL-Code-For-Full-Subtractor-By-Data-Flow-Modell

    0下载:
  2. VHDL Code For Full Subtractor By Data Flow Modelling
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:44.04kb
    • 提供者:rik
  1. 1.-VHDL-Code-For-BCD-To-Decimal-Decoder-By-Data-F

    0下载:
  2. 1. VHDL Code For BCD To Decimal Decoder By Data Flow Modelling
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:44.08kb
    • 提供者:rik
  1. vga-veriloghdl

    0下载:
  2. 用Verilog HDL编写的VGA显示驱动程序-大家共同学习-Prepared using Verilog HDL VGA display driver- we learn together
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:138.94kb
    • 提供者:
« 1 2 ... .39 .40 .41 .42 .43 944.45 .46 .47 .48 .49 ... 4323 »
搜珍网 www.dssz.com