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文件名称:verilog_example

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    5.82kb
  • 已下载：
    0次
  • 提 供 者：
    楚***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

九个verilog源码例子，包括寄存器，状态机等，含testbench-9 verilog source code examples, including registers, state machines, with testbench
相关搜索： verilog fsm testbench verilog example testbench

(系统自动生成,下载前可以参看下载内容)

下载文件列表

15-1 10d-counter/counter.v
15-1 10d-counter/tcounter.v
7-8-3bitadder/Adder1Bit.v
7-8-3bitadder/Adder3Bit.v
7-8-3bitadder/test.vec
7-8-3bitadder/testbench.v
7-8-4bitadder/bit4_adder.v
7-8-4bitadder/tb_bit4adder.v
7-8-s2p/s2p.v
7-8-s2p/testbenchs2p.v
7-8-testbench/proced_reg.v
7-8-testbench/test_proced_reg.v
13-1 Moore_FSM/Moore_State.v
13-2 Mealy_FSM/Mealy_State.v
13-3 10010_FSM/MEALY-FSM.v
13-3 10010_FSM/MOORE-FSM.v
13-3 10010_FSM/tb_fsm.v
15-1 10d-counter
7-8-3bitadder
7-8-4bitadder
7-8-s2p
7-8-testbench
13-1 Moore_FSM
13-2 Mealy_FSM
13-3 10010_FSM

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