文件名称:chapter4
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- 上传时间：2012-11-16
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Verilog HDL的通信系統源代码范例
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下载文件列表
chapter4/add_full.v
chapter4/add_half.v
chapter4/count16.v
chapter4/decode3to8.v
chapter4/fifo3.v
chapter4/fre13.v
chapter4/mult1from8.v
chapter4/ram_4_4.v
chapter4/rom_16_4.v
chapter4/ser_to_parr.v
chapter4/trigger_d.v
chapter4/trigger_jk.v
chapter4/trigger_rs.v
chapter4
chapter4/add_half.v
chapter4/count16.v
chapter4/decode3to8.v
chapter4/fifo3.v
chapter4/fre13.v
chapter4/mult1from8.v
chapter4/ram_4_4.v
chapter4/rom_16_4.v
chapter4/ser_to_parr.v
chapter4/trigger_d.v
chapter4/trigger_jk.v
chapter4/trigger_rs.v
chapter4
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