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文件名称:source

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    10.06kb
  • 已下载：
    0次
  • 提 供 者：
    THO***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

FPGA驱动八位数码管，做为16进制计数器。-16 counter,using verilog HDL
(系统自动生成,下载前可以参看下载内容)

下载文件列表

source/
source/decimal_counter.v
source/decimal_counter.v.bak
source/display.v
source/display.v.bak
source/display_test.v
source/display_test.v.bak
source/DIV_1ms.v
source/DIV_1ms.v.bak
source/DIV_1S.v
source/DIV_1S.v.bak
source/NIXETUBE.tcl
source/Tester.v.bak
source/top.v
source/top.v.bak
source/TopDownDesign.bdf
source/TopDownDesign.bdf.bak
source/TOP_Tester.v
source/TOP_Tester.v.bak

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