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文件名称:miaobiao

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    428.76kb
  • 已下载：
    0次
  • 提 供 者：
    x****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

本人自编的秒表，有十进制模块，六进制模块以及进位控制模块，并有电路连接图。-I am self stopwatch, a decimal module, hexadecimal and binary module control module, and a circuit with

Have set.
(系统自动生成,下载前可以参看下载内容)

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miaobiao/
miaobiao/count10.bsf
miaobiao/count10.v
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miaobiao/count6.v
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miaobiao/db/miaobiao.(0).cnf.hdb
miaobiao/db/miaobiao.(1).cnf.cdb
miaobiao/db/miaobiao.(1).cnf.hdb
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