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文件名称:Synopsys_90nm_lib_course-OpenSPARC

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    4.01mb
  • 已下载：
    0次
  • 提 供 者：
    h*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

开源可扩充处理器架构.源代码Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509-Synopsys 90nm lib course-OpenSPARC labs final 041509
(系统自动生成,下载前可以参看下载内容)

下载文件列表

Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/dc_script/dc_startup.tcl
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/common/cluster_header.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/common/swrvr_clib.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/common/swrvr_dlib.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/common/synchronizer_asr.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/common/test_stub_scan.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/bw_clk_cl_fpu_cmp/synopsys/gate/bw_clk_cl_fpu_cmp_flat_nc.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/bw_clk_cl_fpu_cmp/synopsys/gate/bw_clk_cl_fpu_cmp_hier.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/bw_clk_cl_fpu_cmp/synopsys/script/user_cfg.scr
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_add/synopsys/gate/fpu_add_flat_nc.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_add/synopsys/gate/fpu_add_hier.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_add/synopsys/script/user_cfg.scr
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_div/synopsys/gate/fpu_div_flat_nc.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_div/synopsys/gate/fpu_div_hier.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_div/synopsys/script/user_cfg.scr
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_div/synopsys/script/user_cfg.scr.orig
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_in/synopsys/gate/fpu_in_flat_nc.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_in/synopsys/gate/fpu_in_hier.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_in/synopsys/script/user_cfg.scr
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_mul/synopsys/gate/fpu_mul_flat_nc.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_mul/synopsys/gate/fpu_mul_hier.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_mul/synopsys/script/user_cfg.scr
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_out/synopsys/gate/fpu_out_flat_nc.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_out/synopsys/gate/fpu_out_hier.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_out/synopsys/script/user_cfg.scr
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_rptr_groups/synopsys/gate/fpu_rptr_groups_flat_nc.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_rptr_groups/synopsys/gate/fpu_rptr_groups_hier.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/fpu_rptr_groups/synopsys/script/user_cfg.scr
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/bw_clk_cl_fpu_cmp.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_add.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_add_ctl.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_add_exp_dp.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_add_frac_dp.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_cnt_lead0_53b.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_cnt_lead0_64b.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_cnt_lead0_lvl1.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_cnt_lead0_lvl2.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_cnt_lead0_lvl3.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_cnt_lead0_lvl4.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_denorm_3b.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_denorm_3to1.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_denorm_frac.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_div.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_div_ctl.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_div_exp_dp.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_div_frac_dp.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_in.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_in2_gt_in1_2b.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_in2_gt_in1_3b.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_in2_gt_in1_3to1.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_in2_gt_in1_frac.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_in_ctl.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_in_dp.v
Synopsys_90nm_lib_course-OpenSPARC_labs_final_041509/design/fpu/rtl/fpu_mul.v
Synopsys_90

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