文件名称:a_compare_with_b_vm
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- 上传时间：2012-11-16
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用Verilog描述了一个比较器,输入a和b，当a>b时，输出为a，反之，输出为b-descr iption a comparator by Verilog , the input a and b, when a> b, the output is a, the other hand, the output is b
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a_compare_with_b_vm.v
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