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文件名称:uart16550_VERLOG

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2013-07-10
  • 文件大小：
    80.57kb
  • 已下载：
    0次
  • 提 供 者：
    齐***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

采用VERILOG实现完整的UART16550协议，提供RTL代码、仿真文件-Using VERILOG achieve a complete UART16550 agreement to provide RTL code, simulation files
(系统自动生成,下载前可以参看下载内容)

下载文件列表

uart16550_VERLOG/bench/verilog/readme.txt
uart16550_VERLOG/bench/verilog/test_cases/uart_int.v
uart16550_VERLOG/bench/verilog/uart_device.v
uart16550_VERLOG/bench/verilog/uart_device_utilities.v
uart16550_VERLOG/bench/verilog/uart_log.v
uart16550_VERLOG/bench/verilog/uart_test.v
uart16550_VERLOG/bench/verilog/uart_testbench.v
uart16550_VERLOG/bench/verilog/uart_testbench_defines.v
uart16550_VERLOG/bench/verilog/uart_testbench_utilities.v
uart16550_VERLOG/bench/verilog/uart_wb_utilities.v
uart16550_VERLOG/bench/verilog/vapi.log
uart16550_VERLOG/bench/verilog/wb_mast.v
uart16550_VERLOG/bench/verilog/wb_master_model.v
uart16550_VERLOG/bench/verilog/wb_model_defines.v
uart16550_VERLOG/rtl/verilog/raminfr.v
uart16550_VERLOG/rtl/verilog/timescale.v
uart16550_VERLOG/rtl/verilog/uart_debug_if.v
uart16550_VERLOG/rtl/verilog/uart_defines.v
uart16550_VERLOG/rtl/verilog/uart_receiver.v
uart16550_VERLOG/rtl/verilog/uart_regs.v
uart16550_VERLOG/rtl/verilog/uart_rfifo.v
uart16550_VERLOG/rtl/verilog/uart_sync_flops.v
uart16550_VERLOG/rtl/verilog/uart_tfifo.v
uart16550_VERLOG/rtl/verilog/uart_top.v
uart16550_VERLOG/rtl/verilog/uart_transmitter.v
uart16550_VERLOG/rtl/verilog/uart_wb.v
uart16550_VERLOG/sim/gate_sim/bin/.keepme
uart16550_VERLOG/sim/gate_sim/log/.keepme
uart16550_VERLOG/sim/gate_sim/out/.keepme
uart16550_VERLOG/sim/gate_sim/run/.keepme
uart16550_VERLOG/sim/gate_sim/src/.keepme
uart16550_VERLOG/sim/rtl_sim/bin/nc.scr
uart16550_VERLOG/sim/rtl_sim/bin/sim.tcl
uart16550_VERLOG/sim/rtl_sim/log/.keepme
uart16550_VERLOG/sim/rtl_sim/log/uart_interrupts_report.log
uart16550_VERLOG/sim/rtl_sim/log/uart_interrupts_verbose.log
uart16550_VERLOG/sim/rtl_sim/out/.keepme
uart16550_VERLOG/sim/rtl_sim/run/run_signalscan
uart16550_VERLOG/sim/rtl_sim/run/run_sim
uart16550_VERLOG/sim/rtl_sim/run/run_sim.scr
uart16550_VERLOG/sim/rtl_sim/src/.keepme
uart16550_VERLOG/bench/verilog/test_cases
uart16550_VERLOG/sim/gate_sim/bin
uart16550_VERLOG/sim/gate_sim/log
uart16550_VERLOG/sim/gate_sim/out
uart16550_VERLOG/sim/gate_sim/run
uart16550_VERLOG/sim/gate_sim/src
uart16550_VERLOG/sim/rtl_sim/bin
uart16550_VERLOG/sim/rtl_sim/log
uart16550_VERLOG/sim/rtl_sim/out
uart16550_VERLOG/sim/rtl_sim/run
uart16550_VERLOG/sim/rtl_sim/src
uart16550_VERLOG/bench/verilog
uart16550_VERLOG/rtl/verilog
uart16550_VERLOG/sim/gate_sim
uart16550_VERLOG/sim/rtl_sim
uart16550_VERLOG/bench
uart16550_VERLOG/rtl
uart16550_VERLOG/sim
uart16550_VERLOG

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