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文件名称:seven-segment-decoder

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2013-07-17
  • 文件大小：
    54.7kb
  • 已下载：
    0次
  • 提 供 者：
    t*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

简单的七段译码器的verilogDHL代码·虽然很简单 但是希望能到这学习到更多的东西-Simple seven-segment decoder verilogDHL code although very simple but hope to learn more things that
(系统自动生成,下载前可以参看下载内容)

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work4/
work4/Vr7seg.cr.mti
work4/Vr7seg.mpf
work4/Vr7seg.vo
work4/Vr7seg_tb.v
work4/Vr7seg_tb.v.bak
work4/Vr7seg_v.sdo
work4/Vr7seg_v.sdo_typ.csd
work4/vsim.wlf
work4/work/
work4/work/@vr7seg/
work4/work/@vr7seg/verilog.asm64
work4/work/@vr7seg/verilog.rw64
work4/work/@vr7seg/_primary.dat
work4/work/@vr7seg/_primary.dbs
work4/work/@vr7seg/_primary.vhd
work4/work/@vr7seg_tb/
work4/work/@vr7seg_tb/verilog.asm64
work4/work/@vr7seg_tb/verilog.rw64
work4/work/@vr7seg_tb/_primary.dat
work4/work/@vr7seg_tb/_primary.dbs
work4/work/@vr7seg_tb/_primary.vhd
work4/work/_info
work4/work/_temp/
work4/work/_vmake

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