文件名称:zs
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- 上传时间：2013-07-25
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基于fpga的数字频率计，verilog编写，可修改闸门宽度0.1s/1s/10s，可测频率1hz~1mhz，包含整个工程，内部分频模块为了仿真方便改小了，后面注释为50mhz晶振下的分频值，可根据需要自行修改-Fpga-based digital frequency meter, verilog prepared to modify the gate width 0.1s/1s/10s, measurable frequency 1hz ~ 1mhz, contains the entire project, the frequency of some modules in order to facilitate the simulation piecemeal, behind the notes for the 50mhz crystal divider value can be modified as needed
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下载文件列表
zs/db/add_sub_lkc.tdf
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zs/db/zs.sld_design_entry_dsc.sci
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zs/zs.sim.rpt
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