CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 资源下载 源码下载 嵌入式/单片机编程 VHDL编程
收藏

文件名称:ddr3_top

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2013-09-08
  • 文件大小：
    441.06kb
  • 已下载：
    0次
  • 提 供 者：
    陈****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

xilinx DDR verilog 控制器-DDR verilog controller FOR XILINX
(系统自动生成,下载前可以参看下载内容)

下载文件列表

ddr3_top/rtl_example/ddr2_ddr3_chipscope.v
ddr3_top/rtl_example/example_top.v
ddr3_top/rtl_example/mig_7series_v1_8_chk_win.v
ddr3_top/rtl_example/traffic_gen/mig_7series_v1_8_afifo.v
ddr3_top/rtl_example/traffic_gen/mig_7series_v1_8_cmd_gen.v
ddr3_top/rtl_example/traffic_gen/mig_7series_v1_8_cmd_prbs_gen.v
ddr3_top/rtl_example/traffic_gen/mig_7series_v1_8_data_prbs_gen.v
ddr3_top/rtl_example/traffic_gen/mig_7series_v1_8_init_mem_pattern_ctr.v
ddr3_top/rtl_example/traffic_gen/mig_7series_v1_8_memc_flow_vcontrol.v
ddr3_top/rtl_example/traffic_gen/mig_7series_v1_8_memc_traffic_gen.v
ddr3_top/rtl_example/traffic_gen/mig_7series_v1_8_rd_data_gen.v
ddr3_top/rtl_example/traffic_gen/mig_7series_v1_8_read_data_path.v
ddr3_top/rtl_example/traffic_gen/mig_7series_v1_8_read_posted_fifo.v
ddr3_top/rtl_example/traffic_gen/mig_7series_v1_8_s7ven_data_gen.v
ddr3_top/rtl_example/traffic_gen/mig_7series_v1_8_tg_prbs_gen.v
ddr3_top/rtl_example/traffic_gen/mig_7series_v1_8_tg_status.v
ddr3_top/rtl_example/traffic_gen/mig_7series_v1_8_traffic_gen_top.v
ddr3_top/rtl_example/traffic_gen/mig_7series_v1_8_vio_init_pattern_bram.v
ddr3_top/rtl_example/traffic_gen/mig_7series_v1_8_write_data_path.v
ddr3_top/rtl_example/traffic_gen/mig_7series_v1_8_wr_data_gen.v
ddr3_top/rtl_mig/clocking/clk_wiz_v3_6.v
ddr3_top/rtl_mig/clocking/mig_7series_v1_8_clk_ibuf.v
ddr3_top/rtl_mig/clocking/mig_7series_v1_8_infrastructure.v
ddr3_top/rtl_mig/clocking/mig_7series_v1_8_iodelay_ctrl.v
ddr3_top/rtl_mig/clocking/mig_7series_v1_8_tempmon.v
ddr3_top/rtl_mig/controller/mig_7series_v1_8_arb_mux.v
ddr3_top/rtl_mig/controller/mig_7series_v1_8_arb_row_col.v
ddr3_top/rtl_mig/controller/mig_7series_v1_8_arb_select.v
ddr3_top/rtl_mig/controller/mig_7series_v1_8_bank_cntrl.v
ddr3_top/rtl_mig/controller/mig_7series_v1_8_bank_common.v
ddr3_top/rtl_mig/controller/mig_7series_v1_8_bank_compare.v
ddr3_top/rtl_mig/controller/mig_7series_v1_8_bank_mach.v
ddr3_top/rtl_mig/controller/mig_7series_v1_8_bank_queue.v
ddr3_top/rtl_mig/controller/mig_7series_v1_8_bank_state.v
ddr3_top/rtl_mig/controller/mig_7series_v1_8_col_mach.v
ddr3_top/rtl_mig/controller/mig_7series_v1_8_mc.v
ddr3_top/rtl_mig/controller/mig_7series_v1_8_rank_cntrl.v
ddr3_top/rtl_mig/controller/mig_7series_v1_8_rank_common.v
ddr3_top/rtl_mig/controller/mig_7series_v1_8_rank_mach.v
ddr3_top/rtl_mig/controller/mig_7series_v1_8_round_robin_arb.v
ddr3_top/rtl_mig/ecc/mig_7series_v1_8_ecc_buf.v
ddr3_top/rtl_mig/ecc/mig_7series_v1_8_ecc_dec_fix.v
ddr3_top/rtl_mig/ecc/mig_7series_v1_8_ecc_gen.v
ddr3_top/rtl_mig/ecc/mig_7series_v1_8_ecc_merge_enc.v
ddr3_top/rtl_mig/ip_top/mig_7series_v1_8_memc_ui_top_std.v
ddr3_top/rtl_mig/ip_top/mig_7series_v1_8_mem_intfc.v
ddr3_top/rtl_mig/mig_7series_v1_8_ptn6143_640.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_byte_group_io.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_byte_lane.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_calib_top.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_if_post_fifo.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_mc_phy.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_mc_phy_wrapper.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_of_pre_fifo.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_phy_4lanes.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_phy_ck_addr_cmd_delay.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_phy_dqs_found_cal.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_phy_dqs_found_cal_hr.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_phy_init.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_phy_oclkdelay_cal.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_phy_prbs_rdlvl.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_phy_rdlvl.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_phy_tempmon.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_phy_top.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_phy_wrcal.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_phy_wrlvl.v
ddr3_top/rtl_mig/phy/mig_7series_v1_8_ddr_prbs_gen.v
ddr3_top/rtl_mig/ui/mig_7series_v1_8_ui_cmd.v
ddr3_top/rtl_mig/ui/mig_7series_v1_8_ui_rd_data.v
ddr3_top/rtl_mig/ui/mig_7series_v1_8_ui_top.v
ddr3_top/rtl_mig/ui/mig_7series_v1_8_ui_wr_data.v
ddr3_top/rtl_example/traffic_gen
ddr3_top/rtl_mig/clocking
ddr3_top/rtl_mig/controller
ddr3_top/rtl_mig/ecc
ddr3_top/rtl_mig/ip_top
ddr3_top/rtl_mig/phy
ddr3_top/rtl_mig/ui
ddr3_top/rtl_example
ddr3_top/rtl_mig
ddr3_top

相关说明

  • 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
  • 搜珍网是交换下载平台，只提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。更多...
  • 本站已设置防盗链，请勿用迅雷、QQ旋风等下载软件下载资源，下载后用WinRAR最新版进行解压.
  • 如果您发现内容无法下载，请稍后再次尝试；或换浏览器；或者到消费记录里找到下载记录反馈给我们.
  • 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
  • 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
查看所有评论

相关评论

暂无评论内容．

发表评论

*快速评论： 推荐 一般 有密码 和说明不符 不是源码或资料 文件不全 不能解压 纯粹是垃圾
*内　　容：
*验 证 码：
搜珍网 www.dssz.com