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文件名称:fir_verilog_matlab

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2014-03-21
  • 文件大小：
    1.29mb
  • 已下载：
    0次
  • 提 供 者：
    郭***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

本设计是基于FPGA的一个FIR低通滤波器设计，要求使用Verilog语言编写滤波器模块，通过编译和综合，并通过Matlab和modelsim联合仿真验证设计结果。-This design is a FIR low-pass filter design based on FPGA, use Verilog to program filter module, and　joint simulation by Matlab and modelsim to validate the design results.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

fir_verilog_matlab/fir/db/add_sub_l9h.tdf
fir_verilog_matlab/fir/db/add_sub_m9h.tdf
fir_verilog_matlab/fir/db/altsyncram_is81.tdf
fir_verilog_matlab/fir/db/fir.(0).cnf.cdb
fir_verilog_matlab/fir/db/fir.(0).cnf.hdb
fir_verilog_matlab/fir/db/fir.(1).cnf.cdb
fir_verilog_matlab/fir/db/fir.(1).cnf.hdb
fir_verilog_matlab/fir/db/fir.(10).cnf.cdb
fir_verilog_matlab/fir/db/fir.(10).cnf.hdb
fir_verilog_matlab/fir/db/fir.(11).cnf.cdb
fir_verilog_matlab/fir/db/fir.(11).cnf.hdb
fir_verilog_matlab/fir/db/fir.(12).cnf.cdb
fir_verilog_matlab/fir/db/fir.(12).cnf.hdb
fir_verilog_matlab/fir/db/fir.(13).cnf.cdb
fir_verilog_matlab/fir/db/fir.(13).cnf.hdb
fir_verilog_matlab/fir/db/fir.(14).cnf.cdb
fir_verilog_matlab/fir/db/fir.(14).cnf.hdb
fir_verilog_matlab/fir/db/fir.(15).cnf.cdb
fir_verilog_matlab/fir/db/fir.(15).cnf.hdb
fir_verilog_matlab/fir/db/fir.(16).cnf.cdb
fir_verilog_matlab/fir/db/fir.(16).cnf.hdb
fir_verilog_matlab/fir/db/fir.(17).cnf.cdb
fir_verilog_matlab/fir/db/fir.(17).cnf.hdb
fir_verilog_matlab/fir/db/fir.(18).cnf.cdb
fir_verilog_matlab/fir/db/fir.(18).cnf.hdb
fir_verilog_matlab/fir/db/fir.(19).cnf.cdb
fir_verilog_matlab/fir/db/fir.(19).cnf.hdb
fir_verilog_matlab/fir/db/fir.(2).cnf.cdb
fir_verilog_matlab/fir/db/fir.(2).cnf.hdb
fir_verilog_matlab/fir/db/fir.(3).cnf.cdb
fir_verilog_matlab/fir/db/fir.(3).cnf.hdb
fir_verilog_matlab/fir/db/fir.(4).cnf.cdb
fir_verilog_matlab/fir/db/fir.(4).cnf.hdb
fir_verilog_matlab/fir/db/fir.(5).cnf.cdb
fir_verilog_matlab/fir/db/fir.(5).cnf.hdb
fir_verilog_matlab/fir/db/fir.(6).cnf.cdb
fir_verilog_matlab/fir/db/fir.(6).cnf.hdb
fir_verilog_matlab/fir/db/fir.(7).cnf.cdb
fir_verilog_matlab/fir/db/fir.(7).cnf.hdb
fir_verilog_matlab/fir/db/fir.(8).cnf.cdb
fir_verilog_matlab/fir/db/fir.(8).cnf.hdb
fir_verilog_matlab/fir/db/fir.(9).cnf.cdb
fir_verilog_matlab/fir/db/fir.(9).cnf.hdb
fir_verilog_matlab/fir/db/fir.cbx.xml
fir_verilog_matlab/fir/db/fir.cmp.rdb
fir_verilog_matlab/fir/db/fir.db_info
fir_verilog_matlab/fir/db/fir.eco.cdb
fir_verilog_matlab/fir/db/fir.hier_info
fir_verilog_matlab/fir/db/fir.hif
fir_verilog_matlab/fir/db/fir.lpc.html
fir_verilog_matlab/fir/db/fir.lpc.rdb
fir_verilog_matlab/fir/db/fir.lpc.txt
fir_verilog_matlab/fir/db/fir.map.ecobp
fir_verilog_matlab/fir/db/fir.map.kpt
fir_verilog_matlab/fir/db/fir.map.qmsg
fir_verilog_matlab/fir/db/fir.map_bb.cdb
fir_verilog_matlab/fir/db/fir.map_bb.hdb
fir_verilog_matlab/fir/db/fir.map_bb.logdb
fir_verilog_matlab/fir/db/fir.pre_map.cdb
fir_verilog_matlab/fir/db/fir.pre_map.hdb
fir_verilog_matlab/fir/db/fir.rtlv.hdb
fir_verilog_matlab/fir/db/fir.rtlv_sg.cdb
fir_verilog_matlab/fir/db/fir.rtlv_sg_swap.cdb
fir_verilog_matlab/fir/db/fir.sgdiff.cdb
fir_verilog_matlab/fir/db/fir.sgdiff.hdb
fir_verilog_matlab/fir/db/fir.sld_design_entry.sci
fir_verilog_matlab/fir/db/fir.sld_design_entry_dsc.sci
fir_verilog_matlab/fir/db/fir.syn_hier_info
fir_verilog_matlab/fir/db/fir.tis_db_list.ddb
fir_verilog_matlab/fir/db/logic_util_heursitic.dat
fir_verilog_matlab/fir/db/mult_28t.tdf
fir_verilog_matlab/fir/db/mult_88t.tdf
fir_verilog_matlab/fir/db/mult_mu01.tdf
fir_verilog_matlab/fir/db/mult_su01.tdf
fir_verilog_matlab/fir/fir.asm.rpt
fir_verilog_matlab/fir/fir.done
fir_verilog_matlab/fir/fir.eda.rpt
fir_verilog_matlab/fir/fir.fit.rpt
fir_verilog_matlab/fir/fir.fit.summary
fir_verilog_matlab/fir/fir.flow.rpt
fir_verilog_matlab/fir/fir.map.rpt
fir_verilog_matlab/fir/fir.map.summary
fir_verilog_matlab/fir/fir.pin
fir_verilog_matlab/fir/fir.pof
fir_verilog_matlab/fir/fir.qpf
fir_verilog_matlab/fir/fir.qsf
fir_verilog_matlab/fir/fir.qws
fir_verilog_matlab/fir/fir.sof
fir_verilog_matlab/fir/fir.tan.rpt
fir_verilog_matlab/fir/fir.tan.summary
fir_verilog_matlab/fir/fir.v
fir_verilog_matlab/fir/fir_nativelink_simulation.rpt
fir_verilog_matlab/fir/fir_top.v
fir_verilog_matlab/fir/fir_top_tb.v
fir_verilog_matlab/fir/fix_mult.v
fir_verilog_matlab/fir/incremental_db/compiled_partitions/fir.db_info
fir_verilog_matlab/fir/incremental_db/compiled_partitions/fir.root_partition.cmp.cdb
fir_verilog_matlab/fir/incremental_db/compiled_partitions/fir.root_partition.cmp.dfp
fir_verilog_matlab/fir/incremental_db/compiled_partitions/fir.root_partition.cmp.hdb
fir_verilog_matlab/fir/incremental_db/compiled_partitions/fir.root_partition.cmp.kpt
fir_verilog_matlab/fir/incremental_db/compiled_partitions/fir.root_partition.cmp.logdb
fir_verilog_matlab/fir/incremental_db/compiled_partitions/fir.root_partition.cmp.rcfdb
fir_verilog_matlab/fir/incremental_db/compiled_partitions/fir.root_partition.cmp.re.rcfdb
fir_verilog_matlab/fir/incremental_db/compiled_partitions/fir.root_partition.map.atm
fir_verilog_matlab/fir/incremental_db/compiled_partitions/fir.root_partition.map.cdb
fir_verilog_matlab/fir/incremental_db/compiled_partitions/fir.root_partition.map.dpi
fir_verilog_matlab/fir/incremental_db/compiled_partitions/fir.root_partition.map.hdb
fir_verilog_matlab/fir/incremental_db/compiled_partitions/fir.root_partition.map.hdbx
fir_verilog_matlab/fir/incremental_db/compiled_partitions/fir.root_partition.map.kpt
fir_verilog_matlab/fir/incremental_db/README
fir_verilog_matlab/fir/input_rom.v
fir_verilog_

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