文件名称:add_verilog
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所属分类：
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- 上传时间：2014-05-14
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文件大小：904byte
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2位全加器，实现全加器的功能，有近位的加法，输出也有近位，还有testbench,进行验证，验证通过-Two full adders, to achieve full adder function, nearly bit adder, there are nearly bit output
(系统自动生成,下载前可以参看下载内容)
下载文件列表
add_verilog/fulladder.v
add_verilog/fulladd_2bit.v
add_verilog/fulladd_2bit_test.v
add_verilog/sel_add2.v
add_verilog
add_verilog/fulladd_2bit.v
add_verilog/fulladd_2bit_test.v
add_verilog/sel_add2.v
add_verilog
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