文件名称:Caculator
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所属分类:
- 标签属性:
- 上传时间:2015-06-17
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文件大小:13.25kb
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基于Verilog语言编写的简易计算器,实现了加减法的运算,有模块和约束文件。-Verilog language based on simple calculator, to achieve the operation of addition and subtraction, there are modules and constraint files.
(系统自动生成,下载前可以参看下载内容)
下载文件列表
计算器/
计算器/ADD_CORE.v
计算器/CLK_DIV.v
计算器/CORE_CALCULATE.v
计算器/DEBOUNCE.v
计算器/KEY_SCAN.v
计算器/KEY_SCAN1.v
计算器/LED_ALU.v
计算器/LED_SCAN.v
计算器/LED_TRANS.v
计算器/SUB_CORE.v
计算器/TRAN_HEX_LED.v
计算器/main.ucf
计算器/main.v
计算器/tb.v
计算器/test_core.v
计算器/v4_dcm.v
计算器/ADD_CORE.v
计算器/CLK_DIV.v
计算器/CORE_CALCULATE.v
计算器/DEBOUNCE.v
计算器/KEY_SCAN.v
计算器/KEY_SCAN1.v
计算器/LED_ALU.v
计算器/LED_SCAN.v
计算器/LED_TRANS.v
计算器/SUB_CORE.v
计算器/TRAN_HEX_LED.v
计算器/main.ucf
计算器/main.v
计算器/tb.v
计算器/test_core.v
计算器/v4_dcm.v
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