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文件名称:half_clk

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2015-11-22
  • 文件大小：
    32.4kb
  • 已下载：
    0次
  • 提 供 者：
    李****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用Verilog HDL语言实现的二分频，输出频率是输入频率的一半。-Using Verilog HDL language of the two frequency, output frequency is half the input frequency.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

half_clk/
half_clk/design/
half_clk/design/half_clk.v
half_clk/design/half_clk.v.bak
half_clk/sim/
half_clk/sim/half_clk.cr.mti
half_clk/sim/half_clk.mpf
half_clk/sim/tb_half_clk.v
half_clk/sim/tb_half_clk.v.bak
half_clk/sim/vsim.wlf
half_clk/sim/work/
half_clk/sim/work/_info
half_clk/sim/work/_temp/
half_clk/sim/work/_temp/vlog3fiv59
half_clk/sim/work/_temp/vlog7gbb9n
half_clk/sim/work/_temp/vlogjjg981
half_clk/sim/work/_temp/vlogvjhx96
half_clk/sim/work/_temp/vlogxfeiah
half_clk/sim/work/_vmake
half_clk/sim/work/half_clk/
half_clk/sim/work/half_clk/_primary.dat
half_clk/sim/work/half_clk/_primary.dbs
half_clk/sim/work/half_clk/_primary.vhd
half_clk/sim/work/half_clk/verilog.asm64
half_clk/sim/work/half_clk/verilog.rw64
half_clk/sim/work/tb_half_sclk/
half_clk/sim/work/tb_half_sclk/_primary.dat
half_clk/sim/work/tb_half_sclk/_primary.dbs
half_clk/sim/work/tb_half_sclk/_primary.vhd
half_clk/sim/work/tb_half_sclk/verilog.asm64
half_clk/sim/work/tb_half_sclk/verilog.rw64

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