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文件名称:axi_jesd204b

  • 所属分类：
    VHDL编程
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2016-12-06
  • 文件大小：
    76.1kb
  • 已下载：
    3次
  • 提 供 者：
    Ed***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

ADI JESD204接口的ADC与Xilinx FPGA接口IP，包含Verilog和VHDL源代码，AXI总线接口，ADC串行控制接口-ADI IP for interfacing JESD204 ADC to Xilinx FPGA, include Verilog/VHDL source code, AXI interface and serial config interface


(系统自动生成,下载前可以参看下载内容)

下载文件列表

adi_common_v1_00_a/hdl/verilog/cf_gtx_es_if.v
adi_common_v1_00_a/hdl/verilog/cf_gtx_es_wr.v
adi_common_v1_00_a/hdl/verilog/cf_jesd_align_2.v
adi_common_v1_00_a/hdl/verilog/cf_jesd_mon.v
adi_common_v1_00_a/hdl/verilog/cf_mem.v
axi_ad9250_v1_00_a/data/axi_ad9250_v2_1_0.mpd
axi_ad9250_v1_00_a/data/axi_ad9250_v2_1_0.pao
axi_ad9250_v1_00_a/data/_axi_ad9250_xst.prj
axi_ad9250_v1_00_a/hdl/verilog/cf_ad9250.v
axi_ad9250_v1_00_a/hdl/verilog/cf_adc_if.v
axi_ad9250_v1_00_a/hdl/verilog/cf_dma_wr.v
axi_ad9250_v1_00_a/hdl/verilog/cf_mem.v
axi_ad9250_v1_00_a/hdl/verilog/cf_pnmon.v
axi_ad9250_v1_00_a/hdl/verilog/user_logic.v
axi_ad9250_v1_00_a/hdl/vhdl/axi_ad9250.vhd
axi_ad9250_v1_00_a/regmap.txt
axi_clkgen_v1_00_a/data/axi_clkgen_v2_1_0.mpd
axi_clkgen_v1_00_a/data/axi_clkgen_v2_1_0.pao
axi_clkgen_v1_00_a/data/_axi_clkgen_xst.prj
axi_clkgen_v1_00_a/hdl/verilog/cf_clkgen.v
axi_clkgen_v1_00_a/hdl/verilog/user_logic.v
axi_clkgen_v1_00_a/hdl/vhdl/axi_clkgen.vhd
axi_clkgen_v1_00_a/regmap.txt
axi_jesd204b_rx2_v1_00_a/cf_jesd_core.cdc
axi_jesd204b_rx2_v1_00_a/data/axi_jesd204b_rx2_v2_1_0.bbd
axi_jesd204b_rx2_v1_00_a/data/axi_jesd204b_rx2_v2_1_0.mpd
axi_jesd204b_rx2_v1_00_a/data/axi_jesd204b_rx2_v2_1_0.pao
axi_jesd204b_rx2_v1_00_a/data/_axi_jesd204b_rx2_xst.prj
axi_jesd204b_rx2_v1_00_a/hdl/verilog/jesd204b_rx2_gtwizard_v2_1.v
axi_jesd204b_rx2_v1_00_a/hdl/verilog/jesd204b_rx2_gtwizard_v2_1_gt.v
axi_jesd204b_rx2_v1_00_a/hdl/verilog/jesd204b_rx2_gtwizard_v2_1_top.v
axi_jesd204b_rx2_v1_00_a/hdl/verilog/jesd204b_rx2_top.v
axi_jesd204b_rx2_v1_00_a/hdl/verilog/user_logic.v
axi_jesd204b_rx2_v1_00_a/hdl/vhdl/axi_jesd204b_rx2.vhd
axi_jesd204b_rx2_v1_00_a/netlist/jesd204b_rx2.xco
axi_jesd204b_rx2_v1_00_a/regmap.txt
util_jesdbuf_v1_00_a/data/util_jesdbuf_v2_1_0.mpd
util_jesdbuf_v1_00_a/data/util_jesdbuf_v2_1_0.pao
util_jesdbuf_v1_00_a/hdl/vhdl/util_jesdbuf.vhd
adi_common_v1_00_a/hdl/verilog
axi_ad9250_v1_00_a/hdl/verilog
axi_ad9250_v1_00_a/hdl/vhdl
axi_clkgen_v1_00_a/hdl/verilog
axi_clkgen_v1_00_a/hdl/vhdl
axi_jesd204b_rx2_v1_00_a/hdl/verilog
axi_jesd204b_rx2_v1_00_a/hdl/vhdl
util_jesdbuf_v1_00_a/hdl/vhdl
adi_common_v1_00_a/hdl
axi_ad9250_v1_00_a/data
axi_ad9250_v1_00_a/hdl
axi_clkgen_v1_00_a/data
axi_clkgen_v1_00_a/hdl
axi_jesd204b_rx2_v1_00_a/data
axi_jesd204b_rx2_v1_00_a/hdl
axi_jesd204b_rx2_v1_00_a/netlist
util_jesdbuf_v1_00_a/data
util_jesdbuf_v1_00_a/hdl
adi_common_v1_00_a
axi_ad9250_v1_00_a
axi_clkgen_v1_00_a
axi_jesd204b_rx2_v1_00_a
util_jesdbuf_v1_00_a

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