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文件名称:CPU_Verilog

  • 所属分类：
    VHDL/FPGA/Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2017-07-07
  • 文件大小：
    12kb
  • 已下载：
    0次
  • 提 供 者：
    fairch*******
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

此代码完成了流水线CPU的设计。其中有ALU，控制模块，UART等verilog代码。(This code completes the design of pipelined CPU)
相关搜索： verilog cpu pipeline

(系统自动生成,下载前可以参看下载内容)

下载文件列表

ALU.v
compare.v
control.v
CPU.v
CPU_pipe.v
DataMem.v
Forward.v
Hazard.v
Peripheral.v
p_reg.v
regfile.v
rom.v
top.v
UART.v

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