文件名称:uart_ip
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- 上传时间：2017-10-31
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实现串口通信模块设置，包括频率分频、波特率产生、接口时序要求(Implementation of serial communication module settings, including frequency division, baud rate generation, interface timing requirements)
相关搜索： FPGA verilog
串口通信
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下载文件列表
uart_ip\clk_generator.v
uart_ip\clk_generator.v.bak
uart_ip\uart_receiver.v
uart_ip\uart_top.v
uart_ip\uart_top.v.bak
uart_ip\uart_transfer.v
uart_ip\uart_transfer.v.bak
uart_ip
uart_ip\clk_generator.v.bak
uart_ip\uart_receiver.v
uart_ip\uart_top.v
uart_ip\uart_top.v.bak
uart_ip\uart_transfer.v
uart_ip\uart_transfer.v.bak
uart_ip
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