文件名称:digitial_clk
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使用Verilog写时分秒数字时钟,实现基本的时钟计时功能。(Use Verilog to write time-division-second digital clocks for basic clocking.)
(系统自动生成,下载前可以参看下载内容)
下载文件列表
| 文件名 | 大小 | 更新时间 |
|---|---|---|
| digitial_clk\clock.v | 2205 | 2017-07-19 |
| digitial_clk\clock_top.v | 510 | 2017-07-19 |
| digitial_clk\data_dec_high_low.v | 1291 | 2017-07-18 |
| digitial_clk\decoder.v | 1180 | 2017-07-18 |
| digitial_clk\divider.v | 522 | 2017-07-18 |
| digitial_clk\lcd_play.v | 7205 | 2017-07-18 |
| digitial_clk\test.v | 530 | 2017-07-18 |
| digitial_clk\top.ucf | 493 | 2017-07-18 |
| digitial_clk\top.v | 1538 | 2017-07-18 |
| digitial_clk |
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