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文件名称:ef48dc75a9a60030c622898a19b0f2d6 (1)

  • 所属分类：
    VHDL/FPGA/Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2017-12-31
  • 文件大小：
    15kb
  • 已下载：
    0次
  • 提 供 者：
    羽霜***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

内有关于循环码的编码器的程序语言，可用quartus ii打开(There is a program language on the encoder of the loop code, which can be opened with Quartus II)
相关搜索： verilog

(系统自动生成,下载前可以参看下载内容)

下载文件列表

文件名大小更新时间
循环码编码器verilog实现\循环码编码器\1.bmp 1073718 2008-02-17
循环码编码器verilog实现\循环码编码器\2.bmp 1066038 2008-02-17
循环码编码器verilog实现\循环码编码器\crc_3.txt 3108 2008-02-17
循环码编码器verilog实现\循环码编码器\crc_3_testbench.txt 846 2008-02-17
循环码编码器verilog实现\循环码编码器\crc_3.v 2970 2008-02-17
循环码编码器verilog实现\循环码编码器\crc_3_test.v 806 2008-02-17
循环码编码器verilog实现\循环码编码器 0 2008-03-02
循环码编码器verilog实现 0 2008-03-02
readme_verysource.com.txt 221 2013-07-17

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