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文件名称:Verilog_Single_Cycle_CPU_check

  • 所属分类：
    VHDL/FPGA/Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2018-09-15
  • 文件大小：
    9kb
  • 已下载：
    4次
  • 提 供 者：
    Roger******
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用verilog写的一个单周期cpu，用于计组实验(A single cycle CPU written in Verilog for group experiment.)
相关搜索： cpu

(系统自动生成,下载前可以参看下载内容)

下载文件列表

文件名大小更新时间
adder.v 639 2017-11-26
ALU.v 1677 2017-12-08
ALU_dec.v 1080 2017-12-08
Controller.v 1037 2017-12-07
Datapath.v 2109 2017-12-07
DM.v 1018 2017-11-26
EXT.v 923 2017-11-26
GRF.v 1302 2017-11-28
IF_RAM.v 734 2017-12-08
IFU.v 870 2017-11-27
left_2bits.v 641 2017-11-26
Main_dec.v 2169 2017-12-08
mips.v 1225 2017-12-07
Mux_2bits.v 907 2017-11-26
Mux_4bits.v 1129 2017-11-26
NextPC.v 1417 2017-11-26
PCreg.v 781 2017-12-08
Sign_ext.v 667 2017-11-26

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