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文件名称:VERILOG

  • 所属分类:
  • 标签属性:
  • 上传时间:
    2019-03-30
  • 文件大小:
    86kb
  • 已下载:
    0次
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基础的几个verilog代码实现,讲到case和task的使用。(basic verilog,use case and task ,very usual, i want some help to achieve the design of delta and sigma fractional_n divider.)
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文件名大小更新时间
VERILOG 0 2019-03-26
VERILOG\ex_3 0 2019-03-26
VERILOG\ex_3\design 0 2019-03-26
VERILOG\ex_3\design\ex_3.v 0 2019-03-26
VERILOG\ex_3\sim 0 2019-03-26
VERILOG\ex1 0 2019-03-24
VERILOG\ex1\design 0 2019-03-24
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VERILOG\ex1\design\ex_wire.v 560 2019-03-24
VERILOG\ex1\design\ex_wire.v.bak 506 2019-03-24
VERILOG\ex1\design\ex1.v 927 2019-03-24
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VERILOG\ex2\sim 0 2019-03-25
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VERILOG\ex2\sim\work\_lib1_0.qpg 24576 2019-03-25
VERILOG\ex2\sim\work\_lib1_0.qtl 35841 2019-03-25
VERILOG\ex2\sim\work\_vmake 29 2019-03-25

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