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文件名称:ADD_SUB

  • 所属分类：
    VHDL编程
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2008-10-13
  • 文件大小：
    4.02kb
  • 已下载：
    1次
  • 提 供 者：
    周****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

11,13,16位超前进位加法器的Verilog HDL源代码。-11,13,16-CLA for the Verilog HDL source code.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

ADD_SUB
ADD_SUB/add_sub.v
ADD_SUB/ADD_SUB.qpf
ADD_SUB/ADD_SUB.qsf
ADD_SUB/db
ADD_SUB/db/ADD_SUB.project.hdb
ADD_SUB/db/ADD_SUB.db_info
ADD_SUB/ADD_SUB.qws
ADD_SUB/cmp_state.ini
www.dssz.com.txt

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