文件名称:50M
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- 上传时间:2012-10-27
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verilog 语言写的分频模块,实现用50Mhz的时钟频率分出1hz的频率,也就是一秒的频率-verilog language sub-frequency module, using the 50Mhz clock frequency 1hz separation, that is, the frequency of second
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50M分频器
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