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文件名称:cla16
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- 上传时间：2012-11-16
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verilog code
16-bit carry look-ahead adder
output [15:0] sum // 相加總和
output carryout // 進位
input [15:0] A_in // 輸入A
input [15:0] B_in // 輸入B
input carryin // 第一級進位 C0
-verilog code16-bit carry look-ahead adderoutput [15:0] sum// sum of the aggregate output carryout// binary input [15:0] A_in// input Ainput [15:0] B_in// input Binput carryin// article C0-level binary
16-bit carry look-ahead adder
output [15:0] sum // 相加總和
output carryout // 進位
input [15:0] A_in // 輸入A
input [15:0] B_in // 輸入B
input carryin // 第一級進位 C0
-verilog code16-bit carry look-ahead adderoutput [15:0] sum// sum of the aggregate output carryout// binary input [15:0] A_in// input Ainput [15:0] B_in// input Binput carryin// article C0-level binary
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cla16.v
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