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文件名称:RS_204_188_decoder

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    14.19kb
  • 已下载：
    1次
  • 提 供 者：
    小***
  • 相关连接：
    无
  • 下载说明：
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介绍说明－－下载内容来自于网络，使用问题请自行百度

使用verilog完成了RS编码的设计，编码参数为输入188，输出204-The use of Verilog coding RS completed the design, coding parameters for the importation of 188, the output 204
相关搜索： rs verilog

(系统自动生成,下载前可以参看下载内容)

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文件名大小更新时间
第23章 RS(204188)译码器的设计/BM_KES.v
第23章 RS(204188)译码器的设计/CheinSearch.v
第23章 RS(204188)译码器的设计/ff_mul.v
第23章 RS(204188)译码器的设计/forney.v
第23章 RS(204188)译码器的设计/ROM_INV.mif
第23章 RS(204188)译码器的设计/rom_inv.v
第23章 RS(204188)译码器的设计/rom_power.mif
第23章 RS(204188)译码器的设计/rom_power.v
第23章 RS(204188)译码器的设计/RS(204188)译码器说明.txt
第23章 RS(204188)译码器的设计/rs_decoder.v
第23章 RS(204188)译码器的设计/SyndromeCalc.v
第23章 RS(204188)译码器的设计

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