文件名称:uart16550
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Ｕａｒｔ 串口的verilog实现已调试通过-verilog
(系统自动生成,下载前可以参看下载内容)
下载文件列表
uart16550/CVS/Entries
uart16550/CVS/Repository
uart16550/CVS/Root
uart16550/raminfr.v
uart16550/timescale.v
uart16550/uart_debug_if.v
uart16550/uart_defines.v
uart16550/uart_receiver.v
uart16550/uart_regs.v
uart16550/uart_rfifo.v
uart16550/uart_sync_flops.v
uart16550/uart_tfifo.v
uart16550/uart_top.v
uart16550/uart_transmitter.v
uart16550/uart_wb.v
uart16550/CVS
uart16550
uart16550/CVS/Repository
uart16550/CVS/Root
uart16550/raminfr.v
uart16550/timescale.v
uart16550/uart_debug_if.v
uart16550/uart_defines.v
uart16550/uart_receiver.v
uart16550/uart_regs.v
uart16550/uart_rfifo.v
uart16550/uart_sync_flops.v
uart16550/uart_tfifo.v
uart16550/uart_top.v
uart16550/uart_transmitter.v
uart16550/uart_wb.v
uart16550/CVS
uart16550
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