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文件名称:cpu(FinalWithYS)

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    7.77kb
  • 已下载：
    0次
  • 提 供 者：
    鲁***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

verilog实现的八位CPU，包括乘法、除法以及多种寻址方式。代码中包括测试模块，可以直接在试验箱上运行。-verilog to achieve the eight CPU, including multiplication, division, as well as addressing a variety of ways. Code, including test modules, can be run directly in the chamber.
相关搜索： cpu verilog vhdl cpu 测试模块 verilog CPU

(系统自动生成,下载前可以参看下载内容)

下载文件列表

TestBench.v
AC.V
ALU.v
AR.v
CPU.ucf
CPU.v
cputest.txt
CU.v
div.v
GR.v
memory.v
multiplier.v
mux2.v
mux4.v
mux8.v
PC.v
register.v
SP.v

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